JPH10276083A - 偶数奇数分周回路 - Google Patents

Abstract

(57)【要約】 【課題】実質的にデューティ比５０％の偶数分周クロッ
クと奇数分周クロックをＩＣ化に適した簡単な回路で選
択的に生成することができる偶数奇数分周回路を提供す
ることにある。 【解決手段】ジョンソンカウンタを利用することで、デ
ューティ比が５０％の入力クロックに応じて動作しＨＩ
ＧＨレベルの期間とＬＯＷレベルの期間が等しい出力パ
ルスと、ＨＩＧＨレベルの期間とＬＯＷレベルのいずれ
かの期間が入力クロックの１クロック分少ない出力パル
スとを選択的に得るようにし、１クロック分少ない出力
パルスを選択したときには、この出力パルスを入力クロ
ックの半周期分に対応する分遅延させて、遅延前の出力
との論理和を採ってデューティ比が５０％の奇数分周ク
ロックを得、また、ＨＩＧＨレベルの期間とＬＯＷレベ
ルの期間が等しいパルスの出力パルスにより偶数分周ク
ロックを得るものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、偶数奇数分周回
路に関し、詳しくは、ＰＬＬループにおけるデバイダや
周波数シンセサイザのクロック、センサなどの駆動パル
スなど高い周波数の発振回路から低い周波数のクロック
を発生するクロック発生回路において、実質的にデュー
ティ比５０％の偶数分周クロックと奇数分周クロックを
ＩＣ化に適した簡単な回路で選択的に生成することがで
きるような偶数奇数分周回路に関する。

【０００２】

【従来の技術】従来、パーソナルコンピュータのクロッ
クの発生、オーディオ機器における周波数シンセサイ
ザ、ＦＭ検波回路、トランシーバ、また、ＶＴＲ，ＶＣ
Ｒ等の映像機器における映像検波回路、位相検波回路な
どでは、ＩＣに内蔵される形でＰＬＬ制御ループ制御の
下のＶＣＯからクロックを発生させている。この種のク
ロック発生回路においては、ＶＣＯの出力は、通常、デ
バイダ（分周回路）により分周されて、低い周波数のパ
ルスにされて入力信号と位相比較が行われる。そして、
位相比較結果に応じてＶＣＯの発振周波数が制御され
る。分周率は、各種のものがあって、オーディオ機器に
おける周波数シンセサイザなどでは、ＭＨｚオーダのも
のがｋＨｚオーダまで落とされる。この周波数シンセサ
イザでは、選局周波数等を得るために選択的に偶数分周
あるいは奇数分周を行い、周波数間隔の開きの少ない多
数のクロックを選択的に発生させる。一方、ＶＴＲ，Ｖ
ＣＲ等では、２倍、３倍、４倍、５倍、７倍等のテープ
速度の選択が偶数と奇数のクロック分周により選択され
る。さらに、例えば、特願平９−５２２６０号，「座標
入力装置」の出願における実施例の静電センサ部（格子
電極を有するタッチセンサ）に加える駆動パルスなどに
あっては、センサ部から適切な検出信号を得るために、
各種の周波数のクロックが選択されてそれによりセンサ
部の格子電極が駆動される。この場合に、駆動周波数を
変更することがＳ／Ｎ比の向上に重要な役割を果たす。
そのため、いくつかの偶数分周と奇数分周とが選択的に
採用される。

【０００３】

【発明が解決しようとする課題】しかし、通常、分周ク
ロック発生回路は、フリップフロップと論理回路とを組
み合わせたものが多く、フリップフロップによる偶数分
周は容易であるが、奇数分周を行う場合には、基本クロ
ックを偶数分周回路で分周した後に奇数分周に対応する
させる幅のパルスを別途生成して偶数分周回路の出力と
の論理処理等により発生させることが多い。このように
パルスを論理処理で付加する奇数分周回路にあっては、
通常、ＨＩＧＨレベル側に１クロック分付加される関係
でＨＩＧＨレベル（以下“Ｈ”）とＬＯＷレベル（以下
“Ｌ”）との比が５０％、いわゆるデューティ比５０％
のクロックパルスを得ることは難しい。また、デューテ
ィ比５０％の出力を得ようとすると偶数分周回路の出力
との間の論理処理回路が複雑にならざるを得ない。

【０００４】一方、特定の奇数分周でその周波数が決定
されている奇数分周回路にあっては、ＣＲの時定数回路
が使用されることも多い。しかし、ＣＲの時定数回路を
使用すると、電源電圧の変動などにより正確な期間が保
証されない問題があって、かつ、多くの場合にコンデン
サが外付け回路となる関係からデジタル化されたＩＣ回
路での採用は避ける傾向にある。また、基準クロックと
してクロックを使用する場合には、多くの論理回路で
は、“Ｌ”の期間も利用されることが多く、デューティ
比５０％のクロックが必要とされる。そのため、“Ｌ”
の期間の調整回路が必要になる。この発明の目的は、こ
のような従来技術の問題点を解決するものであって、実
質的にデューティ比５０％の偶数分周クロックと奇数分
周クロックをＩＣ化に適した簡単な回路で選択的に生成
することができる偶数奇数分周回路を提供することにあ
る。

【０００５】

【課題を解決するための手段】このような目的を達成す
るこの発明の偶数奇数分周回路の特徴は、後段出力を初
段入力に帰還させる第１の論理回路を有し、実質的にデ
ューティ比が５０％の入力クロックに応じて動作してＨ
ＩＧＨレベルの期間とＬＯＷレベルの期間が等しいパル
スの出力を発生するジョンソンカウンタと、このジョン
ソンカウンタに設けられ、ＨＩＧＨレベルの期間とＬＯ
Ｗレベルのいずれかの期間が入力クロックの１クロック
分少ないパルスの出力を発生させるために後段出力を初
段入力に帰還する第２の論理回路と、制御信号に応じて
第１の論理回路および第２の論理回路のいずれか一方を
有効とする選択回路と、ジョンソンカウンタの出力と入
力クロックとを受けてジョンソンカウンタの出力に対し
て入力クロックの半周期分遅延した出力を発生する遅延
回路と、この遅延回路の出力とジョンソンカウンタの出
力とを受けてジョンソンカウンタの出力のうち入力クロ
ックの１クロック分少ない期間の信号部分について遅延
回路の出力とジョンソンカウンタの出力との論理和の出
力を発生する第３の論理回路とを備えていて、制御信号
に応じて第１の論理回路を有効として後段出力から入力
クロックを偶数分周したパルスを得、かつ、制御信号に
応じて第２の論理回路を有効として第３の論理回路から
入力クロックを奇数分周したパルスを得るものである。

【０００６】

【発明の実施の形態】このように、第１の論理回路を帰
還路とするジョンソンカウンタを利用することで、ま
ず、ＨＩＧＨレベルの期間とＬＯＷレベルの期間が等し
い出力パルスを得て、これにより偶数分周のパルスを得
ることができる。さらに、第２の論理回路として、例え
ば、ジョンソンカウンタの＊Ｑ出力（＊Ｑは、いわゆる
Ｑバー（図１参照）であって、フリップフロップのＱ出
力に対してその反転出力の意味である。）２個を論理積
処理をすることで帰還信号を発生させ、これによりＨＩ
ＧＨレベルの期間とＬＯＷレベルのいずれかの期間が入
力クロックの１クロック分少ないパルスの出力信号をジ
ョンソンカウンタの任意の段の出力パルスとして発生さ
せることができる。そこで、この第２の論理回路を選択
してジョンソンカウンタの出力パルスを入力クロックの
半周期分に対応する分遅延させて、遅延前の出力との論
理和を採ることにより、デューティ比が５０％の奇数分
周クロックを得ることができる。

【０００７】入力クロックの半周期分に対応する分遅延
させる回路としては、例えば、ジョンソンカウンタの出
力信号を入力クロックの周期の中央位置の信号に応じて
ラッチ回路でラッチすることで発生させることができ
る。そして、“Ｈ”が入力クロックの１クロック分少な
い期間に当たるときには、正論理としてＯＲゲートの論
理回路によりラッチ回路の出力とジョンソンカウンタの
出力との論理和の出力を得てジョンソンカウンタの出力
のうち入力クロックの１クロック分少ない期間の信号部
分にクロック半周期分加算をし、“Ｌ”が入力クロック
の１クロック分少ない期間に当たるときには、負論理と
してＡＮＤゲートの論理回路によりラッチ回路の出力と
ジョンソンカウンタの出力との論理和の出力を得て１ク
ロック分少ない期間の信号部分にクロック半周期分加算
をする。その結果、制御信号に応じて選択回路により第
１の論理回路を選択したときには、後段出力から入力ク
ロックを偶数分周したクロックを得ることができ、制御
信号に応じて選択回路により第２の論理回路を選択した
ときには、第３の論理回路から入力クロックを奇数分周
したクロックを得ることが容易にできる。このようにし
て、デューティ比５０％の偶数、奇数の分周クロックを
簡単な回路で得ることができ、外付けのコンデンサ等が
不要でＩＣ化に適した偶数、奇数分周クロック発生回路
が実現できる。

【０００８】

【実施例】図１は、この発明の偶数奇数分周回路をプロ
グラマブル分周回路に適用した一実施例の回路図、図２
は、プログラマブル分周回路を１１分周に設定した場合
の説明図、図３は、図２における１１分周の場合の分周
クロック発生動作のタイミングチャート、そして図４
は、プログラマブル分周回路を１２分周に設定した場合
の説明図である。図１に示す回路は、プログラマブル分
周回路１０であって、ジョンソンカウンタ１と、フリッ
プフロップ（ＦＦ）２、インバータ３、ＯＲゲート４、
出力選択回路５、そして分周率選択回路１１とからな
る。この回路では、分周対象となる入力クロックＣＬＫ
がジョンソンカウンタ１のカウントクロックとされ、分
周されたクロック出力がＯＲゲート４から出力端子８を
介して取り出される。なお、入力クロックＣＬＫは、入
力端子６からデューティ比５０％のクロックとして入力
される。入力端子７は、リセット信号ＲＳＴの入力端子
であって、ジョンソンカウンタ１とリップフロップ（Ｆ
Ｆ）２とがこれによりリセットされる。

【０００９】ジョンソンカウンタ１は、Ｎ段のフリップ
フロップからなるシフトレジスタの最終段の＊Ｑを入力
段のフリップフロップのセット側に入力するカウンタで
ある。各段のフリップフロップは、段数分×クロック数
の期間“Ｈ”、“Ｌ”の出力をそれぞれの段のフリップ
フロップが１クロック分遅延した形で発生する。すなわ
ち、最終段のフリップフロップの＊Ｑ出力が“１”のと
きには、クロックを受けるとごに初段に“１”が入力さ
れ続け、最終段まで“１”が入力されたときに最終段の
＊Ｑ出力が“０”となる。これにより、今度は、初段に
“０”が入力され続ける。それが最終段のフリップフロ
ップが“０”にセットされるまで続く。最終段のフリッ
プフロップが“０”になったときに最初の状態に戻る。
そこで、各段のフリップフロップは段数分だけ分周され
たパルスを発生する。

【００１０】ここでは、ジョンソンカウンタ１には、入
力段フリップフロップに後段の＊Ｑ出力を帰還する回路
として分周率設定回路１１が設けられている。説明の都
合上、ジョンソンカウンタ１は、６段のフリップフロッ
プＦＦ1〜ＦＦ6からなるシフトレジスタとする。出力選
択回路５は、Ｑ出力選択回路５ａと奇偶出力選択回路５
ｂとからなる。Ｑ出力選択回路５ａは、いわゆるマルチ
プレクサであって、分周率に応じた選択データＤ（後
述）を受けて、フリップフロップＦＦ1〜ＦＦ6のＱ出力
を受けてデコーダ１３の出力に応じてフリップフロップ
ＦＦ1〜ＦＦ6のいずれか１つを出力として選択してフリ
ップフロップ（ＦＦ）２と、ＯＲゲート４、そして奇偶
出力選択回路５ｂとに送出する。奇偶出力選択回路５ｂ
は、奇数分周のときには、ＯＲゲート４の出力を選択
し、偶数分周のときには、Ｑ出力選択回路５ａの出力を
選択する。これは、後述する選択ゲート１５ｃと同様な
回路である。

【００１１】分周率設定回路１１は、レジスタ１２と、
デコーダ１３、＊Ｑ出力選択回路１４、そしてゲート論
理選択回路１５とで構成されている。レジスタ１２に
は、プロセッサ（図示せず）からバス１６を介して送出
された分周率設定のためのデータがセットされる。デコ
ーダ１３は、このレジスタ１２のデータをデコードして
Ｑ出力選択回路５ａと＊Ｑ出力選択回路１４とに分周率
に応じた選択データＤを送出し、１ビットの奇数分周，
偶数分周を示す選択信号ＳＥＬを、＊Ｑ出力選択回路１
４と、ゲート論理選択回路１５、そして奇偶出力選択回
路５ｂとに送出する。なお、後者の１ビットの選択信号
ＳＥＬは、単純には、データ値そのものがデジタル値と
して分周率の数値を表している場合には、レジスタ１２
にセットされたデータの最下位桁が“０”か、“１”か
で発生させればよい。“０”ならば偶数であり、“１”
ならば奇数である。したがって、デコーダ１３は、レジ
スタ２の最下位桁のビットデータをそのまま選択信号Ｓ
ＥＬとしてゲート論理選択回路１５と奇偶出力選択回路
５ｂとに出力することができる。

【００１２】奇偶出力選択回路５ｂが選択信号ＳＥＬ
（“１”）を受けたときには、奇数分周としてＯＲゲー
ト４の出力が選択されて出力端子８から出力される。一
方、奇偶出力選択回路５ｂが選択信号ＳＥＬを受けてい
ないときには、すなわち、ＳＥＬ＝“０”のときには、
偶数分周としてＱ出力選択回路５ａの出力が選択されて
出力端子８から出力される。＊Ｑ出力選択回路１４は、
６段のフリップフロップＦＦ1〜ＦＦ6の＊Ｑ出力を受け
て、分周率に応じた選択データＤを受けて、奇数分周で
あるときには、分周率に応じて選択される前後２段のフ
リップフロップの＊Ｑ出力をゲート論理選択回路１５の
ＡＮＤゲート１５ａに送出し、偶数分周のときには、分
数率に応じて選択された１つのフリップフロップの＊Ｑ
出力をゲート論理選択回路１５のバッファ１５ｂに送出
する。

【００１３】ゲート論理選択回路１５は、ＡＮＤゲート
１５ａとバッファ１５ｂ、出力選択回路１５ｃとで構成
され、奇数分周のときには、出力選択回路１５ｃにより
ＡＮＤゲート１５ａの出力を選択して出力し、初段のフ
リップフロップＦＦ1のセット側に入力させる。これに
より分周率に応じて＊Ｑ出力選択回路１４により選択さ
れた前後２段のフリップフロップの＊Ｑ出力の論理積が
採られた出力がフリップフロップＦＦ1のセット側に入
力される。また、偶数分周のときには、出力選択回路１
５ｃによりバッファ１５ｂの出力を選択して出力する。
そこで、分周率に応じて＊Ｑ出力選択回路１４により選
択されたあるフリップフロップの＊Ｑ出力がそのままフ
リップフロップＦＦ1のセット側に入力される。なお、
出力選択回路１５ｃは、図示するように、２つのＡＮＤ
ゲートと、インバータ、そして２つのＡＮＤゲートの出
力を受けて出力を発生するＯＲゲートにより構成されて
いる。選択信号ＳＥＬをインバータとスルーとで２つの
ＡＮＤゲートの一方の入力としてていずれか一方のＡＮ
Ｄゲートを選択して有効にする。２つのＡＮＤゲートの
他方の入力には、それぞれＡＮＤゲート１５ａとバッフ
ァ１５ｂの出力がそれぞれ入力されている。

【００１４】分周率と選択データＤによる出力の選択に
ついて具体的に説明すると、２分周のときには、Ｑ出力
選択回路５ａがフリップフロップＦＦ1のＱ出力を選択
し、＊Ｑ出力選択回路１４がフリップフロップＦＦ1の
＊Ｑ出力を選択する。３分周のときには、Ｑ出力選択回
路５ａがフリップフロップＦＦ2のＱ出力を選択し、＊
Ｑ出力選択回路１４がフリップフロップＦＦ1とフリッ
プフロップＦＦ2の＊Ｑ出力を選択する。４分周のとき
には、Ｑ出力選択回路５ａがフリップフロップＦＦ2の
Ｑ出力を選択し、＊Ｑ出力選択回路１４がフリップフロ
ップＦＦ2の＊Ｑ出力を選択する。５分周のときには、
Ｑ出力選択回路５ａがフリップフロップＦＦ3のＱ出力
を選択し、＊Ｑ出力選択回路１４がフリップフロップＦ
Ｆ2とフリップフロップＦＦ3の＊Ｑ出力を選択する。

【００１５】以下、ｎ分周のときにでｎが奇数のときに
は、ｍ＝（ｎ＋１）／２とすると、Ｑ出力選択回路５ａ
がフリップフロップＦＦmのＱ出力を選択し、＊Ｑ出力
選択回路１４がフリップフロップＦＦm-1とフリップフ
ロップＦＦmの＊Ｑ出力を選択する。そして、Ｑ出力選
択回路５ａにより選択されたフリップフロップのＱ出力
は、フリップフロップ２とＯＲゲート４に入力されてＯ
Ｒゲート４の出力が奇数分周の出力として奇偶出力選択
回路５ｂを経て出力端子８に出力される。一方、ｎ分周
のときにでｎが偶数のときには、ｍ＝ｎ／２とＱ出力選
択回路５ａがフリップフロップＦＦmのＱ出力を選択
し、＊Ｑ出力選択回路１４がフリップフロップＦＦmの
＊Ｑ出力を選択する。そして、Ｑ出力選択回路５ａによ
り選択されたフリップフロップのＱ出力は、単に奇偶出
力選択回路５ｂを経て出力端子８に出力される。

【００１６】次に、レジスタ２にセットされたデータが
１１分周を示す場合と１２分周を示す場合を例としてそ
の具体的な動作を説明する。図２は、１１分周のデータ
がセットされた場合の等価回路である。この図では、デ
コーダ１３に選択された＊Ｑ出力選択回路１４とゲート
論理選択回路１５とによる回路は、フリップフロップＦ
Ｆ5とＦＦ6の＊Ｑ出力を受けるＡＮＤゲート１５ａとし
て表されている。また、奇数分周の場合には、ＯＲゲー
ト４の出力が選択されることからＱ出力選択回路５ａの
接続は、単に、ＯＲゲート４に入力されるだけの関係に
なっている。さらに、奇数分周の出力として奇偶出力選
択回路５ｂがＯＲゲート４の出力を選択するので、この
図では、奇偶出力選択回路５ｂを省略してＯＲゲート４
の出力を出力端子８に直接接続してある。

【００１７】さて、１１分周でかつデューティ比５０％
のクロックを得るためには、入力クロックＣＬＫに対し
て５．５クロック期間分“Ｈ”で、５．５クロック期間
分“Ｌ”の信号を得ればよい。まず、ジョンソンカウン
タ１において、入力クロックＣＬＫ、５クロック期間分
“Ｈ”で、６クロック分“Ｌ”のパルスを生成する。そ
のために、フリップフロップＦＦ5の＊Ｑ出力とフリッ
プフロップＦＦ6の＊Ｑ出力の論理積をＡＮＤゲート１
５ａにより採って、これの出力を初段のフリップフロッ
プＦＦ1のセット側入力に帰還する。これにより、フリ
ップフロップＦＦ1〜ＦＦ6の各段のＱ出力は、図３
（ａ）の入力クロックＣＬＫに対して（ｂ）〜（ｇ）に
示す波形になる。

【００１８】ＡＮＤゲート１５ａの出力は、クロックＣ
ＬＫが５個入力されたときにフリップフロップＦＦ5の
＊Ｑ出力が“０”になるので、“０”になる。これによ
り分周される“Ｈ”の期間が５クロック分になる。次に
ＡＮＤゲート１５ａの出力が“１”になるのは、フリッ
プフロップＦＦ5とフリップフロップＦＦ6とがともに
“０”にセットされたときである。このときにそれぞれ
の＊Ｑ出力は“１”になってＡＮＤゲート１５ａの出力
は“１”になる。そこで、入力クロックＣＬＫが６クロ
ック入った後である。その結果、フリップフロップＦＦ
1〜ＦＦ6の各段のＱ出力は、“Ｈ”期間が５クロック分
で、“Ｌ”期間が６クロック分のパルスになる。“Ｌ”
期間が１クロック分多い（図３（ｂ）〜（ｇ）参照）。

【００１９】フリップフロップ２は、入力クロックＣＬ
Ｋをインバータ３を介してトリガーとして受けて、入力
クロックＣＬＫの立下がり、すなわち、インバータ３の
立上がり出力でジョンソンカウンタ１の出力をラッチす
る。入力クロックＣＬＫが入力されても、ジョンソンカ
ウンタ１の出力が“Ｌ”のときには、“Ｌ”をラッチ
し、“Ｈ”のときには“Ｈ”をそれぞれ半クロック分遅
れてラッチする。これにより、フリップフロップ２の出
力は、ジョンソンカウンタ１の出力を半クロック分遅ら
せた、図３（ｈ）の波形になる。すなわち、インバータ
３は、入力クロックＣＬＫの１周期において、その中央
の位置でドリガー信号を生成するために挿入されている
ものであって、これによりインバータ３とフリップフロ
ップ２とは、ジョンソンカウンタ１の出力を半クロック
分遅らせる遅延回路を構成している。ＯＲゲート４は、
ジョンソンカウンタ１の出力とフリップフロップ２のＱ
出力とを受けて、ジョンソンカウンタ１の出力とフリッ
プフロップ２のＱ出力における“Ｈ”の期間の論理和を
採る回路である。これにより、ＯＲゲート４の出力は、
５クロック分＋入力クロックＣＬＫの１／２周期分の
“Ｈ”期間を持つ出力となり、結果として“Ｌ”の出力
も５．５クロック分になる。その結果、５．５クロック
分“Ｈ”と５．５クロック分“Ｌ”の１１分周されたデ
ューティ比５０％の出力を得ることができる。

【００２０】このように、入力クロックの半周期分の遅
延すべきパルスをフリップフロップ２によりジョンソン
カウンタ１の出力信号を入力クロックＣＬＫの１周期の
中央位置の信号においてラッチすることで発生し、ジョ
ンソンカウンタ１の出力信号がなくなった場合にこの出
力を半周期分延ばす出力をフリップフロップ２から得
る。この例では、“Ｈ”が入力クロックの１クロック分
少ない期間であるので、正論理としてＯＲゲートの論理
回路によりラッチ回路の出力の期間とジョンソンカウン
タの出力の期間との論理和の出力を得ている。

【００２１】図４は、１２分周のデータがセットされた
場合の等価回路である。この図では、デコーダ１３に選
択された＊Ｑ出力選択回路１４とゲート論理選択回路１
５とによる回路は、フリップフロップＦＦ6の＊Ｑ出力
を受けるバッファ１５ｂとして表されている。また、偶
数分周の場合には、Ｑ出力選択回路５ａがフリップフロ
ップＦＦ6のＱ出力を選択することからフリップフロッ
プＦＦ6のＱ出力をそのまま出力端子８に直接接続して
ある。この回路では、通常のジョンソンカウンタの段数
分のクロック分、“Ｈ”と“Ｌ”に交互になるものであ
って、入力クロックＣＬＫの６クロック分の最初に初段
のフリップフロップＦＦ1に“１”が入力されて“Ｈ”
の出力が出力され、その後に、初段のフリップフロップ
ＦＦ1に“０”が入力されて“Ｌ”の出力が６クロック
分続いて、また、最初の状態に戻ることが繰り返され
る。その結果、フリップフロップＦＦ6の出力は、図３
（ｊ）の波形になる。

【００２２】ところで、以上の奇数分周は、ジョンソン
カウンタ１の出力として“Ｈ”の期間を入力クロックＣ
ＬＫの５クロック分とし、“Ｌ”の期間を６クロック分
としているが、ＡＮＤゲート１５ａをＯＲゲートに変更
すれば、“Ｈ”と“Ｌ”とが入れ替わり、“Ｈ”の期間
が入力クロックＣＬＫの６クロック分となり、“Ｌ”の
期間が５クロック分になる。このような場合には、ＯＲ
ゲート４をＡＮＤゲートに変えればよい。すなわち、
“Ｌ”が入力クロックの１クロック分少ない期間のとき
には、負論理としてＡＮＤゲートの論理回路によりフリ
ップフロップ２の出力とジョンソンカウンタ１の出力と
の論理和の出力を得ることで、これらの期間の論理和加
算をすることができ、フリップフロップ２が“Ｌ”をラ
ッチしているときに、１／２周期分“Ｌ”の期間を延ば
すことができる。

【００２３】以上説明したきたが、実施例では、１１分
周の奇数分周と１２分周の偶数分周の例を挙げている
が、ジョンソンカウンタのフリップフロップの段数を増
減すれば、それに応じた奇数分周，偶数分周ができるこ
とはもちろんである。また、＊Ｑ出力選択回路１４は、
１段のフリップフロップの＊Ｑ出力あるいは前後２つの
フリップフロップの＊Ｑ出力を選択する例を挙げている
が、どの段の＊Ｑ出力とどの２段の＊Ｑ出力を選択する
かの組み合わせは、任意であって、選択する分周率に応
じて選択するフリップフロップの＊Ｑ出力を設定する分
周率に応じたいずれかのフリップフロップから得ればよ
い。したがって、この発明は、実施例のように、連続的
に各段の＊Ｑ出力を選択するような構成に限定されるも
のではない。

【００２４】また、実施例では、ジョンソンカウンタの
最終段の出力を受けてフリップフロップによりデューテ
ィ比５０％の奇数分周クロックを得るようにしている
が、図３の波形から理解できるように、ジョンソンカウ
ンタの出力は、最終段に限定されるものではなく、いず
れの段からの出力であってもよいことはもちろんであ
る。さらに、ジョンソンカウンタの出力を遅延する遅延
回路として、実施例では、フリップフロップのラッチ回
路と入力クロックＣＬＫを受けてラッチ信号を発生する
インバータとにより構成しているが、遅延回路は、この
ような回路に限定されるものではない。

【００２５】

【発明の効果】以上説明してきたが、この発明にあって
は、ジョンソンカウンタを利用することで、デューティ
比が５０％の入力クロックに応じて動作しＨＩＧＨレベ
ルの期間とＬＯＷレベルの期間が等しい出力パルスと、
ＨＩＧＨレベルの期間とＬＯＷレベルのいずれかの期間
が入力クロックの１クロック分少ない出力パルスとを選
択的に得るようにし、１クロック分少ない出力パルスを
選択したときには、この出力パルスを入力クロックの半
周期分に対応する分遅延させて、遅延前の出力との論理
和を採ってデューティ比が５０％の奇数分周クロックを
得るものであり、また、ＨＩＧＨレベルの期間とＬＯＷ
レベルの期間が等しいパルスの出力パルスを選択するこ
とにより偶数分周クロックを得ることができる。その結
果、デューティ比５０％の偶数、奇数クロックを簡単な
回路で得ることができ、外付けのコンデンサ等が不要で
ＩＣ化に適した偶数、奇数分周クロック発生回路が実現
できる。

【図面の簡単な説明】

【図１】図１は、この発明の偶数奇数分周回路をプログ
ラマブル分周回路に適用した一実施例の回路図である。

【図２】図２は、プログラマブル分周回路を１１分周に
設定した場合の説明図である。

【図３】図３は、図２における１１分周の場合の分周ク
ロック発生動作のタイミングチャートである。

【図４】図４は、プログラマブル分周回路を１２分周に
設定した場合の説明図である。

【符号の説明】

１０…分周回路、１…ジョンソンカウンタ、２…ＦＦ1
〜ＦＦ6、３…フリップフロップ、３…インバータ、４
…ＯＲゲート、５ａ…Ｑ出力選択回路、５ｂ…奇偶出力
選択回路、１０…プログラマブル分周回路、１１…分周
率設定回路、１２…レジスタ、１３…デコーダ、１４…
＊Ｑ出力選択回路、１５…ゲート論理選択回路、１５ａ
…ＡＮＤゲート、１５ｂ…バッファ、１６…バス。

Claims (2)

【特許請求の範囲】
1. 【請求項１】後段出力を初段入力に帰還させる第１の論
   理回路を有し、実質的にデューティ比が５０％の入力ク
   ロックに応じて動作してＨＩＧＨレベルの期間とＬＯＷ
   レベルの期間が等しいパルスの出力を発生するジョンソ
   ンカウンタと、 このジョンソンカウンタに設けられ、ＨＩＧＨレベルの
   期間とＬＯＷレベルのいずれかの期間が前記入力クロッ
   クの１クロック分少ないパルスの出力を発生させるため
   に前記後段出力を前記初段入力に帰還する第２の論理回
   路と、 制御信号に応じて前記第１の論理回路および前記第２の
   論理回路のいずれか一方を有効とする選択回路と、 前記ジョンソンカウンタの出力と前記入力クロックとを
   受けて前記ジョンソンカウンタの出力に対して前記入力
   クロックの半周期分遅延した出力を発生する遅延回路
   と、 この遅延回路の出力と前記ジョンソンカウンタの出力と
   を受けて前記ジョンソンカウンタの出力のうち前記入力
   クロックの１クロック分少ない期間の信号部分について
   前記遅延回路の出力と前記ジョンソンカウンタの出力と
   の論理和の出力を発生する第３の論理回路とを備え、前
   記制御信号に応じて前記第１の論理回路を有効として前
   記後段出力から前記入力クロックを偶数分周したパルス
   を得、かつ、前記制御信号に応じて前記第２の論理回路
   を有効として前記第３の論理回路から前記入力クロック
   を奇数分周したパルスを得る偶数奇数分周回路。
2. 【請求項２】前記遅延回路は、ラッチ回路とインバータ
   とからなり、前記ラッチ回路が前記インバータの出力を
   受けて前記入力クロック１周期の中央位置において前記
   ジョンソンカウンタの出力をラッチする請求項１記載の
   偶数奇数分周回路。