WO2013073268A1 - ラッチ回路、分周回路及びｐｌｌ周波数シンセサイザ - Google Patents

ラッチ回路、分周回路及びｐｌｌ周波数シンセサイザ Download PDF

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WO2013073268A1
WO2013073268A1 PCT/JP2012/072819 JP2012072819W WO2013073268A1 WO 2013073268 A1 WO2013073268 A1 WO 2013073268A1 JP 2012072819 W JP2012072819 W JP 2012072819W WO 2013073268 A1 WO2013073268 A1 WO 2013073268A1
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WO
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circuit
output
signal
input
latch circuit
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PCT/JP2012/072819
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Inventor
満仲　健
Original Assignee
シャープ株式会社
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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    • H03K3/356—Bistable circuits
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    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
    • H03K23/54—Ring counters, i.e. feedback shift register counters

Definitions

  • the present invention relates to a latch circuit.
  • the present invention also relates to a frequency dividing circuit using a latch circuit and a PLL frequency synthesizer.
  • Frequency synthesizers are widely used as local oscillators in devices that handle radio waves, such as radio and television tuners, mobile phones, and cordless phones.
  • This frequency synthesizer is an oscillation circuit of a radio communication device using electronic high frequency synthesis, and most modern frequency synthesizers adopt a phase-locked loop (PLL) system. .
  • PLL phase-locked loop
  • a phase difference between an input signal serving as a reference frequency and a feedback signal of a voltage controlled oscillator (VCO: Voltage Controlled Oscillator) output whose frequency changes according to the voltage is input to the VCO, whereby the phase of the input signal is obtained.
  • VCO Voltage Controlled Oscillator
  • the PLL frequency synthesizer includes a phase comparison circuit, a loop filter, a VCO, and a frequency divider circuit.
  • the phase comparison circuit compares the input signal and the signal obtained by dividing the output signal from the VCO through the frequency dividing circuit, so that the frequency of the output signal from the VCO is equal to the frequency of the input signal. N times.
  • N is an integer
  • it is called an integer frequency division (Integrer-N) type PLL
  • such a frequency dividing circuit is configured, for example, by a pulse swallow method.
  • the frequency dividing circuit used in such a PLL is composed of a variable frequency dividing circuit and a counter circuit that can output two frequency division frequencies.
  • FIG. 8 is a circuit diagram of a frequency dividing circuit based on the prior art and a latch circuit constituting the frequency dividing circuit.
  • FIG. 8A is a circuit diagram of a latch circuit constituting a frequency dividing circuit based on the prior art.
  • the latch circuit is connected between the first and second NMOS transistors 91 and 92 having a cross-couple configuration in which gates and drains are alternately connected, and between the differentials.
  • the third and fourth NMOS transistors 93 and 94 and the drains of the fifth and sixth PMOS transistors 95 and 96 whose sources are grounded are connected between the differentials, and the gates of the PMOS transistors 95 and 96 are connected to each other.
  • An input signal IN is input.
  • FIG. 8B is a circuit diagram of a frequency dividing circuit based on the prior art. As shown in FIG. 8B, a signal having a frequency obtained by dividing the frequency of the input signal IN by two by cascading the latch circuits and phase-inverting the second-stage latch circuit in the first stage.
  • the frequency divider circuit that outputs
  • the fifth and sixth PMOS transistors 95 and 96 are driven simultaneously by the input signal IN, for example, when the input signal IN becomes Low, That is, when the PMOS transistor is turned on, any of the NMOS transistors 91, 92, 93, and 94 is turned on, and a through current flows through the entire latch circuit. For this reason, each time the input signal IN becomes Low, the PMOS transistors 95 and 96 are completely turned on and a large amount of current flows, resulting in a problem of increased power consumption. In addition, with the increase in the frequency of the transmission / reception circuit, the necessity of increasing the speed of the frequency dividing circuit is increasing.
  • the present invention has been made in view of the above problems, and an object of the present invention is to realize a latch circuit capable of reducing the power consumption during driving and increasing the speed.
  • a latch circuit includes a source connected to a first voltage source, a drain connected to a first output node, and a gate connected to a second output node.
  • a second transistor having a source connected to the first voltage source, a drain connected to the second output node, and a gate connected to the first output node
  • a third transistor having a drain connected to the second output node, a source connected to the second voltage source, and a gate connected to the first input node, and the first output node
  • a fourth transistor having a drain connected to the second voltage source, a source connected to the second voltage source, and a gate connected to the second input node; and a source connected to the first output node.
  • Scan it is characterized in that it comprises a fifth transistor having the drain connected to the second output node, and a third input node connected to a gate, a.
  • the latch circuit configured as described above, power consumption consumed by the entire latch circuit can be reduced, and the latch circuit can be driven at high speed.
  • Embodiment 1 (Latch circuit 1) A latch circuit 1 according to a first embodiment of the present invention will be described below with reference to FIG.
  • FIG. 1A is a circuit diagram of the latch circuit 1 according to the first embodiment of the present invention.
  • the latch circuit 1 includes a first and second transistors 10 and 12 having a cross-couple configuration in which gates and drains are alternately connected, and a source grounded and a differential circuit between them.
  • Third and fourth transistors 14 and 16 having drains connected thereto, and a fifth transistor 18 having a source and drain connected between the differentials and a clock signal IN input to the gate.
  • the latch circuit 1 is connected to the source connected to the first voltage source, the drain connected to the first output node (Q ⁇ ), and the second output node (Q +).
  • a first transistor 10 having a gate; a source connected to the first voltage source; a drain connected to the second output node; and a second having a gate connected to the first output node.
  • a third transistor 14 having a drain connected to the second output node, a source connected to the second voltage source, and a gate connected to the first input node (D ⁇ ).
  • a fourth transistor 16 having a drain connected to the first output node, a source connected to the second voltage source, and a gate connected to a second input node (D +); First Source connected to the output node, and a fifth transistor 18 having the drain connected to the second output node, and a third gate connected to an input node (IN) of the.
  • the fifth transistor 18 can be smaller than the first to fourth transistors 10, 12, 14, and 16. Therefore, since the parasitic capacitance between the differentials of the latch circuit 1 (first and second output nodes Q1- and Q1 +) can be reduced, the latch circuit 1 can be speeded up according to the above configuration.
  • the first and second transistors 10 and 12 are PMOSs and are arranged on the voltage source (first voltage source) side.
  • the third, fourth, and fifth transistors 14, 16, and 18 have a CMOS structure of NMOS, the present invention is not limited to this.
  • the first and second transistors 10 and 12 are NMOSs and are arranged on the ground (second voltage source) side
  • the third, fourth, and fifth transistors 14, 16, and 18 are PMOSs. It may have a CMOS structure.
  • the fifth transistor 18 may be either PMOS or NMOS regardless of whether the first and second transistors 10 and 12 are arranged on the voltage source side or the ground side.
  • FIG. 1B shows a circuit symbol of the latch circuit 1.
  • D ⁇ , D +, IN, Q ⁇ , and Q + indicated by the circuit symbols in FIG. 1B are the first input node, the second input node, the third input node, and the first input node, respectively.
  • An output node and a second output node are represented.
  • the operation characteristics of the latch circuit 1 will be specifically described as follows.
  • the fifth transistor 18 of the latch circuit 1 when the clock signal IN is in the high state (1), the fifth transistor 18 of the latch circuit 1 is turned on, and the differential between the latch circuit 1 (for example, the first and second output nodes). Q ⁇ and Q +) are at an intermediate potential (0.5).
  • the fifth transistor 18 of the latch circuit 1 when the fifth transistor 18 of the latch circuit 1 is in the ON state, the through current flowing through the latch circuit 1 is smaller than the through current flowing through the conventional latch circuit without the intermediate potential (0.5).
  • the power consumption in the latch circuit 1 according to the embodiment of the present invention is reduced as compared with the power consumption in the conventional latch circuit.
  • the fifth transistor 18 that is related only to ON / OFF by the clock signal IN can be designed to be smaller than the first, second, third, and fourth transistors 10, 12, 14, and 16. Therefore, the parasitic capacitance component between the differentials can be suppressed, and high-speed driving is possible.
  • FIG. 2A shows the configuration of the frequency dividing circuit 2 according to the present embodiment, using the circuit symbols in FIG.
  • the frequency divider 2 includes two latch circuits 22 and 24.
  • each of the two latch circuits 22 and 24 has the same configuration as the latch circuit 1 shown in FIG.
  • the frequency dividing circuit 2 includes a first output node Q1- and a second output node Q1 + of the first-stage latch circuit 22 that are connected to the second-stage latch circuit 24.
  • the first input node D2- and the second input node D2 + are respectively connected.
  • this connection method will be called cascade connection. That is, when n is an integer greater than or equal to 1, the first output node Qn ⁇ and the second output node Qn + of the nth latch circuit are the first input nodes of the (n + 1) th latch circuit.
  • the state of being connected to D (n + 1) ⁇ and the second input node D (n + 1) + will be referred to as cascade connection.
  • the frequency dividing circuit 2 includes the second and first output nodes Q2 + and Q2- of the second-stage latch circuit 24, and the first and second input nodes D1- and D1 + of the first-stage latch circuit 22. Each is fed back and connected. That is, the output signals OUT2 + and OUT2- from the second and first output nodes Q2 + and Q2- of the second-stage latch circuit 24 are used as the first and second input nodes D1- of the first-stage latch circuit 22, respectively. And D1 +.
  • phase inversion connection when m is an integer of 2 or more and m latch circuits are connected in cascade, the second output node Qm + of the last-stage latch circuit is the first input node D1 of the first-stage latch circuit.
  • a state in which the first output node Qm ⁇ of the last-stage latch circuit is connected to the second input node D1 + of the first-stage latch circuit is referred to as a phase inversion connection.
  • clock signals IN + and IN ⁇ having opposite phases to each other are input to the latch circuits 22 and 24, respectively.
  • the clock signals IN + and IN ⁇ are signals that take one of a low state (0) and a high state (1), or a high state (1) and a low state (0).
  • FIG. 2B shows a timing chart regarding potentials at the output nodes Q1 +, Q1-, Q2 +, and Q2- of the latch circuits 22 and 24.
  • the frequency dividing circuit 2 functions as a frequency dividing circuit having a frequency dividing number of 2.
  • the frequency dividing circuit 2 has a configuration using a latch circuit 1 which is a high-speed latch circuit capable of reducing power consumption during driving. Therefore, the frequency dividing circuit 2 is also a speed-up frequency dividing circuit that can reduce power consumption during driving.
  • FIG. 3A shows the configuration of the frequency dividing circuit 3 according to the present embodiment, using the circuit symbols in FIG.
  • the frequency dividing circuit 3 includes four latch circuits 22, 24, 32, and 34.
  • each of the four latch circuits 22, 24, 32, and 34 has the same configuration as the latch circuit 1 shown in FIG.
  • the four latch circuits 22, 24, 32, and 34 are cascade-connected in this order in four stages, and are further connected by transfer inversion. .
  • the clock signal IN + is input to the latch circuits 22 and 32
  • the clock signal IN ⁇ is input to the latch circuits 24 and 34.
  • the clock signals IN + and IN ⁇ are opposite in phase to each other and take either the Low state (0) and the High state (1), or the High state (1) and the Low state (0). It is.
  • a timing chart showing the potentials of the output nodes Q1 +, Q1-, Q2 +, Q2-, Q3 +, Q3-, Q4 +, and Q4- of the latch circuits 22, 24, 32, and 34 is as shown in FIG. is there.
  • the frequency dividing circuit 3 functions as a frequency dividing circuit having a frequency dividing number of 4.
  • the frequency dividing circuit 3 has a configuration using a latch circuit 1 which is a high-speed latch circuit capable of reducing power consumption during driving. Therefore, the frequency dividing circuit 3 is also a speed-up frequency dividing circuit capable of reducing power consumption during driving.
  • FIG. 4 shows the configuration of the frequency dividing circuit 3 according to the present embodiment, using the circuit symbols in FIG.
  • the frequency dividing circuit 4 includes six latch circuits 22, 24, 32, 34, 42, and 44.
  • each of the six latch circuits 22, 24, 32, 34, 42, and 44 has the same configuration as the latch circuit 1 shown in FIG.
  • six latch circuits 22, 24, 32, 34, 42, and 44 are cascaded in six stages in this order.
  • the frequency dividing circuit 4 further includes a logic circuit 46 and a selector 48.
  • (Logic circuit 46) As shown in FIG. 4, the following (i) and (ii) are input to the logic circuit 46 as input signals. (I) Output signals OUTQ4- and OUTQ4 + from the first and second output nodes Q4- and Q4 + of the fourth-stage latch circuit 34 (Ii) Output signals OUTQ6 ⁇ and OUTQ6 + from the first and second output nodes Q6 ⁇ and Q6 + of the latch circuit 44 of the sixth stage
  • the logic circuit 46 takes a negative logical sum (NOR) with respect to the input signals OUTQ4 + and OUTQ6 + among the input signals (i) and (ii), and outputs a signal obtained by taking the negative logical sum as a first output signal. To do.
  • a negative logical product (NAND) is taken for OUTQ4- and OUTQ6-, and a signal obtained by taking the negative logical product is output as a second output signal.
  • the first and second output signals output from the logic circuit 46 are input to the selector 48.
  • (Selector 48) As shown in FIG. 4, the following (iii) and (iv) are input to the selector 48 as input signals.
  • (iv) Output signal from logic circuit 46 The selector 48 selects the first stage of the latch circuit 34 in the fourth stage of (iii) according to the value of the control signal # 1.
  • One of the output signal of the first output node Q4- and the first output signal in (iv) is selected as a signal to be input to the second input node D1 + of the first-stage latch circuit 22.
  • the selector 48 selects (iv) according to the value of the control signal # 1, the cycle of the output signals OUT4 + and OUT4- is five times that of the clock signals IN + and IN-. That is, the frequency of the output signals OUT4 + and OUT4- is 1/5 times the frequency of the clock signals IN + and IN-. Therefore, when the selector 48 selects the above (iv) according to the value of the control signal # 1, the frequency dividing circuit 4 functions as a frequency dividing circuit having a frequency dividing number of 5.
  • the frequency dividing circuit 4 functions as a variable frequency dividing circuit in which the frequency dividing number can be selected from 4 and 5.
  • the frequency dividing circuit 4 has a configuration using the latch circuit 1 which is a high-speed latch circuit capable of reducing power consumption during driving. Therefore, the frequency dividing circuit 4 is also a high speed frequency dividing circuit capable of reducing power consumption during driving.
  • FIG. 5 shows the configuration of the frequency dividing circuit 5 according to the present embodiment, using the circuit symbols in FIG. As illustrated in FIG. 5, the frequency divider 5 includes the frequency divider 4, the frequency divider 2, and the selector 56 described in the third embodiment.
  • each of the latch circuits 52 and 54 has the same configuration as the latch circuit 1. However, this does not limit the present embodiment, and any circuit may be used as the divide-by-2 circuit 50 as long as the input signal can be divided by two.
  • the latch circuit 52 constituting the divide-by-2 circuit 50 has an output signal OUTQ2 + from the second output node Q2 + of the second-stage latch circuit 24 of the divide-by circuit 4 as an input signal. It is connected to the frequency dividing circuit 4 so as to be inputted.
  • the latch circuit 54 constituting the divide-by-2 circuit 50 receives the output signal OUTQ2- from the first output node Q2- of the second-stage latch circuit 24 of the divide-by circuit 4 as an input signal. As shown, the frequency divider 4 is connected.
  • (Selector 56) As shown in FIG. 5, the following (v) and (vi) are input to the selector 56 as input signals.
  • (V) Output signals OUT5- and OUT5 + from the first and second output nodes Q8- and Q8 + of the second-stage latch circuit 54 of the divide-by-2 circuit 50
  • (Vi) Frequency division number setting signal # 2
  • the selector 56 selects either the above (v) or (vi) according to the value of the control signal # 3 described later, and outputs it as an output signal from the selector 56.
  • the output signal output from the secretor 56 functions as a control signal # 4 for the secretor 48.
  • Control signal # 3 is a signal that takes one of a high state (1) and a low state (0) at each time. For this reason, if the selector 56 is set in advance so that (v) is selected when the control signal # 3 is in the high state (1) and (vi) is selected when the control signal # 3 is in the low state (0), When the signal # 3 is in the high state (1), (v) is selected, and when the signal # 3 is in the low state (0), (vi) is selected and output from the selector 56, respectively.
  • the signal output from the selector 56 functions as a control signal # 4 for the selector 48.
  • the selector 56 may be preset so that (vi) is selected when the control signal # 3 is in the high state (1) and (v) is selected when the control signal # 3 is in the low state (0). In this case, (vi) is selected when the control signal # 3 is in the high state (1), and (v) is selected when the control signal # 3 is in the low state (0), and each is output from the selector 56.
  • the signal output from the selector 56 functions as the control signal # 4 for the selector 48 as described above.
  • the above (vi) frequency division number setting signal # 2 is specifically an output signal from a counter circuit (not shown) arranged at the subsequent stage of the frequency dividing circuit 5, and is in a high state (1) and a low state ( 0). Then, the counter circuit may be set in advance so that the frequency division number setting signal # 2 is a signal having a desired frequency division number (for example, a frequency division number of 8).
  • (Selector 48) As shown in FIG. 4, the following (iii) and (iv) are input to the selector 48 as input signals.
  • (iv) Output signal from logic circuit 46 The selector 48 selects the first stage of the latch circuit 34 in the fourth stage of (iii) according to the value of the control signal # 4.
  • One of the output signal of the first output node Q4- and the first output signal in (iv) is selected as a signal to be input to the second input node D1 + of the first-stage latch circuit 22.
  • the selector 56 When the selector 56 outputs (vi), which is a divide-by-8 setting signal, according to the value of the control signal # 3 and becomes the control signal # 4 for the selector 48, the selector 48 selects (iii) above. And output.
  • the input signals OUTQ2 + and OUTQ2- to the respective latch circuits 52 and 54 constituting the divide-by-2 circuit 50 are signals obtained by dividing the clock signals IN + and IN- by 4, respectively. That is, since the output signals OUT5 + and OUT5- of the divide-by-2 circuit 50 further divide the signal obtained by dividing the clock signal by 4 into two, the signals obtained by dividing the clock signals IN + and IN- by eight.
  • the circuit 5 functions as a divide-by-8 circuit.
  • the selector 56 When the selector 56 outputs the above-mentioned (vi), which is the 10-frequency division setting signal, according to the value of the control signal # 3 and becomes the control signal # 4 for the selector 48, the selector 48 selects the above (iv) And output.
  • the input signals OUTQ2 + and OUTQ2- to the latch circuits 52 and 54 constituting the divide-by-2 circuit 50 are signals obtained by dividing the clock signals IN + and IN- by 5, respectively. That is, the output signals OUT5 + and OUT5- of the divide-by-2 circuit 50 further divide the signal obtained by dividing the clock signal by 5 into two, so that the signals obtained by dividing the clock signals IN + and IN- by 10 are obtained.
  • the circuit 5 functions as a divide-by-10 circuit.
  • the selector 48 When the selector 56 outputs the above (v) according to the value of the control signal # 3 and becomes the control signal # 4 for the selector 48, the selector 48 alternately outputs the above (ii) and (iv).
  • the input signals OUTQ2 + and OUTQ2- to the respective latch circuits 52 and 54 constituting the divide-by-2 circuit 50 are a signal obtained by dividing the clock signals IN + and IN- by 4 and a divide-by-5 signal, respectively. This is a signal obtained by alternately outputting the rounded signal.
  • the signal divided by 4 and the signal divided by 5 are alternately output similarly to the input signals OUTQ2 and + OUTQ2- to the latch circuits 52 and 54.
  • Signal. Accordingly, when (v) is output from the selector 56 in accordance with the value of the control signal # 3, and (iii) and (iv) are alternately output from the selector 48 in accordance with the value of the control signal # 4.
  • the frequency dividing circuit 5 functions as a 9 frequency dividing circuit.
  • the frequency dividing circuit 5 functions as a variable frequency dividing circuit in which the frequency dividing number can be selected from 8, 9, and 10.
  • the frequency dividing circuit 5 has a configuration using the latch circuit 1 which is a high-speed latch circuit capable of reducing power consumption during driving. Therefore, the frequency dividing circuit 5 is also a speed-up frequency dividing circuit that can reduce power consumption during driving.
  • FIG. 6 shows the configuration of the frequency dividing circuit 6 according to the present embodiment, using the circuit symbols in FIG.
  • the frequency dividing circuit 6 includes six latch circuits 22, 24, 32, 34, 42, and 44.
  • each of the six latch circuits 22, 24, 32, 34, 42, and 44 has the same configuration as the latch circuit 1 shown in FIG.
  • six latch circuits 22, 24, 32, 34, 42, and 44 are cascaded in six stages in this order.
  • the frequency dividing circuit 6 further includes a logic circuit 46 and a selector 62. Since the logic circuit 46 is the same as the logic circuit 46 used in the third embodiment, the description thereof is omitted.
  • (Selector 62) As shown in FIG. 6, the following (iv) and (vii) are input to the selector 62 as input signals.
  • the signal selector 62 in which the phases of the output signals (vii) and (ii) from the logic circuit 46 are inverted.
  • the latch 62 is the sixth stage latch circuit in the above (vii) according to the value of the control signal # 5.
  • 2 has a function of selecting one of the two output signals as a signal to be input to the first input node D1- of the latch circuit 22 in the first stage.
  • the selector 62 selects (vii) according to the value of the control signal # 5
  • the cycle of the output signals OUT6 + and OUT6- is six times that of the clock signals IN + and IN-. That is, the frequency of the output signals OUT6 + and OUT6- is 1/6 times the frequency of the clock signals IN + and IN-. Therefore, when the selector 62 selects (vii) according to the value of the control signal # 5, the frequency dividing circuit 6 functions as a 6 frequency dividing circuit whose frequency dividing number is 6.
  • the frequency dividing circuit 6 functions as a variable frequency dividing circuit in which the frequency dividing number can be selected from 5 or 6.
  • the frequency dividing circuit 6 has a configuration using the latch circuit 1 which is a high-speed latch circuit capable of reducing power consumption during driving. Therefore, the frequency dividing circuit 6 is also a speed-up frequency dividing circuit capable of reducing power consumption during driving.
  • FIG. 7 shows the configuration of the frequency dividing circuit 7 according to the present embodiment, using the circuit symbols in FIG. As illustrated in FIG. 7, the frequency divider 7 includes the frequency divider 6, the frequency divider 2, and the selector 72 described in the fifth embodiment.
  • each of the latch circuits 52 and 54 has the same configuration as the latch circuit 1. However, this does not limit the present embodiment, and any circuit may be used as the divide-by-2 circuit 50 as long as the input signal can be divided by two.
  • the latch circuit 52 constituting the divide-by-2 circuit 50 has an output signal OUTQ2 + from the second output node Q2 + of the second-stage latch circuit 24 of the divide-by circuit 6 as an input signal. It is connected to the frequency dividing circuit 6 so as to be inputted.
  • the latch circuit 54 constituting the divide-by-2 circuit 50 receives the output signal OUTQ2- from the first output node Q2- of the second-stage latch circuit 24 of the divide-by circuit 6 as an input signal. As shown in FIG.
  • the selector 72 receives the following (viii) and (ix) as input signals.
  • (Viii) Output signals OUT8 ⁇ and OUT8 + from the first and second output nodes Q8 ⁇ and Q8 + of the second-stage latch circuit 54 of the divide-by-2 circuit 50
  • (Ix) Frequency division number setting signal # 6
  • the selector 72 selects one of the above (viii) or (ix) according to the value of the control signal # 7 described later, and then outputs it as an output signal from the selector 72.
  • the output signal output from the secretor 72 functions as a control signal # 8 for the secretor 62.
  • Control signal # 7 is a signal that takes one of a high state (1) and a low state (0) at each time. Therefore, if the selector 72 is preset so that (viii) is selected when the control signal # 7 is in the high state (1) and (ix) is selected when the control signal # 7 is in the low state (0), When the signal # 7 is in the high state (1), (viii) is selected, and when the signal # 7 is in the low state (0), (ix) is selected and output from the selector 72, respectively.
  • the signal output from the selector 72 functions as a control signal # 8 for the selector 62.
  • the selector 72 may be set in advance so that (ix) is selected when the control signal # 7 is in the high state (1) and (viii) is selected when the control signal # 7 is in the low state (0). In this case, (ix) is selected when the control signal # 7 is in the high state (1), and (viii) is selected when the control signal # 7 is in the low state (0).
  • the signal output from the selector 72 functions as the control signal # 8 for the selector 62 as described above.
  • the above (ix) frequency division number setting signal # 6 is specifically an output signal from a counter circuit (not shown) arranged at the subsequent stage of the frequency divider circuit 7, and is in a high state (1) and a low state ( 0). Then, the counter circuit may be set in advance so that the frequency division number setting signal # 6 becomes a signal having a desired frequency division number (for example, a frequency division number of 10).
  • (Selector 62) As shown in FIG. 7, the following (iv) and (vii) are input to the selector 62 as input signals, as in the fifth embodiment.
  • the signal selector 62 in which the phase of the output signals (vii) and (ii) from the logic circuit 46 is inverted is selected according to the value of the control signal # 8.
  • Either the output signal of the first output node Q6- of the latch circuit 44 or the first output signal of (iv) is input to the second input node D1 + of the first-stage latch circuit 22.
  • the second output signal is selected as a signal to be input to the first input node D1- of the first-stage latch circuit 22.
  • the selector 72 when the above (ix) set in advance as the frequency division setting signal 10 is output according to the value of the control signal # 7 and becomes the control signal # 8 for the selector 62, the selector 62 ) Is selected and output.
  • the input signals OUTQ2 + and OUTQ2- to the latch circuits 52 and 54 constituting the divide-by-2 circuit 50 are signals obtained by dividing the clock signals IN + and IN- by 5, respectively. That is, the output signals OUT8 + and OUT8 ⁇ of the divide-by-2 circuit 50 further divide the signal obtained by dividing the clock signal by 5 into two, so that the signals obtained by dividing the clock signals IN + and IN ⁇ by 10 are obtained.
  • the circuit 7 functions as a divide-by-10 circuit.
  • the selector 72 when the above (ix) set in advance as the divide-by-12 setting signal is output in accordance with the value of the control signal # 7 and becomes the control signal # 8 for the selector 62, the selector 62 receives the above (vii ) Is selected and output.
  • the input signals OUTQ2 + and OUTQ2- to the respective latch circuits 52 and 54 constituting the divide-by-2 circuit 50 are signals obtained by dividing the clock signals IN + and IN- by 6, respectively. That is, the output signals OUT8 + and OUT8- of the divide-by-2 circuit 50 further divide the clock signal divided by 6 by 2, so that the clock signals IN + and IN- are divided by 12.
  • the circuit 7 functions as a divide-by-12 circuit.
  • the selector 72 When the selector 72 outputs (viii) according to the value of the control signal # 7 and becomes the control signal # 8 for the selector 62, the selector 62 alternately outputs (iv) and (vii).
  • the input signals OUTQ2 + and OUTQ2- to the respective latch circuits 52 and 54 constituting the divide-by-2 circuit 50 are a signal obtained by dividing the clock signals IN + and IN- by 5 and a 6-minute signal, respectively. This is a signal obtained by alternately outputting the rounded signal.
  • the output signals OUT8 + and OUT8 ⁇ of the divide-by-2 circuit 50 similarly to the input signals OUTQ2 and + OUTQ2- to the latch circuits 52 and 54, the signal divided by 5 and the signal divided by 6 are alternately output.
  • the above (viii) is output from the selector 72 according to the value of the control signal # 7, and the above (iv) and (vii) are output from the selector 62 alternately according to the value of the control signal # 8.
  • the frequency dividing circuit 7 functions as an 11 frequency dividing circuit.
  • the frequency dividing circuit 7 functions as a variable frequency dividing circuit in which the frequency dividing number can be selected from 10, 11, or 12.
  • the frequency dividing circuit 7 has a configuration using the latch circuit 1 which is a high-speed latch circuit capable of reducing power consumption during driving. Therefore, the frequency dividing circuit 7 is also a high speed frequency dividing circuit capable of reducing power consumption during driving.
  • the latch circuit (latch circuit 1) includes the source connected to the first voltage source, the drain connected to the first output node (Q ⁇ ), and the second output node.
  • a first transistor (PMOS transistor 10) having a gate connected to (Q +); a source connected to the first voltage source; a drain connected to the second output node; and the first transistor
  • a second transistor (PMOS transistor 12) having a gate connected to an output node; a drain connected to the second output node; a source connected to a second voltage source; and a first input node (
  • a third transistor (NMOS transistor 14) having a gate connected to D ⁇ ), a drain connected to the first output node, and a source connected to the second voltage source.
  • NMOS transistor 16 having a gate connected to the second input node (D +), a source connected to the first output node, and a second output node.
  • NMOS transistor 18 having a gate connected to the third input node (IN).
  • each potential of the first and second output nodes is an intermediate potential. Therefore, the through current flowing in the entire latch circuit is reduced as compared with the conventional case. Therefore, power consumption consumed by the entire latch circuit is reduced.
  • the fifth transistor whose main role is the input of a clock signal is designed to be smaller than the first, second, third, and fourth transistors, and the parasitic capacitance connected between the differentials. Therefore, the speed of the latch circuit can be increased.
  • the frequency dividing circuit (frequency dividing circuit 2) includes two latch circuits, and the latch circuits are connected in cascade over two stages, and the second stage latch circuit (latch).
  • the first and second output nodes (Q2- and Q2 +) of the circuit 24) are connected to the second and first input nodes (D1 + and D1-) of the first-stage latch circuit (latch circuit 22), respectively. It is preferable.
  • the frequency divider circuit has signals (output signals OUT2 + and OUT2-) having a frequency obtained by dividing the frequency of the clock signals (clock signals IN + and IN ⁇ ) input to the frequency divider circuit by two. ) Is output. Further, according to the above configuration, since the frequency dividing circuit is formed by the latch circuit, high-speed driving is possible, and power consumption during driving is reduced.
  • the frequency divider circuit (frequency divider circuit 3) includes four latch circuits, and the latch circuits are connected in cascade over four stages, and the fourth stage latch circuit (latch).
  • the first and second output nodes (Q4- and Q4 +) of the circuit 34) are connected to the second and first input nodes (D1 + and D1-) of the first-stage latch circuit (latch circuit 22), respectively. It is preferable.
  • the frequency dividing circuit outputs signals (output signals OUT3 + and OUT3-) having a frequency obtained by dividing the frequency of the clock signal input to the frequency dividing circuit by four. Further, according to the above configuration, since the frequency dividing circuit is formed by the latch circuit, high-speed driving is possible, and power consumption during driving is reduced.
  • the frequency dividing circuit (frequency dividing circuit 4) includes six latch circuits, and the latch circuits are cascaded over six stages, and the first stage, the third stage,
  • the first clock signal (clock signal IN +) is input to the third input node of the latch circuits of the first and fifth stages (latch circuits 22, 32, and 42), the second stage, the fourth stage, and the sixth stage.
  • the second clock signal (clock signal IN ⁇ ) is input to the third input node of the latch circuit of the stage (latch circuits 24, 34, and 44), and the second output of the latch circuit of the fourth stage.
  • a signal obtained by taking a negative OR of the output signal of the node (Q4 +) and the output signal of the second output node (Q6 +) of the sixth-stage latch circuit is output as the first output signal.
  • the output signal of the first output node (Q4-) of the second latch circuit and 6 stages A logic circuit (logic circuit 46) for outputting a signal obtained by taking a negative logical product with the output signal of the first output node (Q6-) of the latch circuit as a second output signal, and supplied from the outside Depending on the value of the control signal (control signal # 1), either the output signal of the first output node of the latch circuit at the fourth stage or the first output signal output from the logic circuit is set to the first stage.
  • a selector that selects any one of the second output signals output from the first input node (D1-) of the first-stage latch circuit. preferable.
  • the frequency divider circuit selectively selects signals (output signals OUT4 + and OUT4-) having a frequency obtained by dividing the frequency of the clock signal input to the frequency divider circuit by four or five. Output to. Further, according to the above configuration, since the frequency dividing circuit is formed by the latch circuit, high-speed driving is possible, and power consumption during driving is reduced.
  • the frequency divider (frequency divider 5) includes the frequency divider (frequency divider 4) and the first and second output nodes of the second stage latch circuit of the frequency divider.
  • the output signal of the divide-by-2 circuit (output signal OUT5 +) And OUT5-) and a frequency division number setting signal (frequency division number setting signal # 2) supplied from the outside is selected as a control signal (control signal # 4) for the selector.
  • the selector (selector 48) is preferably provided.
  • the frequency divider circuit is a signal having a frequency obtained by dividing the frequency of the clock signal input to the frequency divider circuit by 8, 9, or 10 (output signals OUT5 + and OUT5). -) Is selectively output. Further, according to the above configuration, since the frequency dividing circuit is formed by the latch circuit, high-speed driving is possible, and power consumption during driving is reduced.
  • the frequency dividing circuit (frequency dividing circuit 6) according to the present invention includes six latch circuits, and the latch circuits are cascaded over six stages, and the first stage, the third stage, The first clock signal is input to the third input node of the latch circuit in the fifth stage and the fifth stage, and the third input node of the latch circuit in the second stage, the fourth stage, and the sixth stage is input to the third input node.
  • 2 clock signals are input and obtained by taking the negative OR of the output signal of the second output node of the fourth stage latch circuit and the output signal of the second output node of the sixth stage latch circuit.
  • the signal is output as the first output signal, and the logical product of the output signal of the first output node of the fourth stage latch circuit and the output signal of the first output node of the sixth stage latch circuit is obtained.
  • the signal is selected as a signal to be input to the second input node of the circuit, and the output signal of the second output node of the sixth-stage latch circuit and the second output from the logic circuit are selected in accordance with the value of the control signal. It is preferable to further include a selector (selector 62) that selects any one of the output signals as a signal to be input to the first input node of the first-stage latch circuit.
  • the frequency divider circuit selectively selects signals (output signals OUT6 + and OUT6-) having a frequency obtained by dividing the frequency of the clock signal input to the frequency divider circuit by 5 or 6. Output to. Further, according to the above configuration, since the frequency dividing circuit is formed by the latch circuit, high-speed driving is possible, and power consumption during driving is reduced.
  • the frequency divider circuit (frequency divider circuit 7) includes the frequency divider circuit (frequency divider circuit 6) and the first and second output nodes of the second stage latch circuit of the frequency divider circuit.
  • the divide-by-2 circuit output signals (output signals OUT8 + and OUT8-) and the outside
  • a second selector (selector 72) different from the selector that selects any one of the supplied frequency division number setting signals (frequency division number setting signal # 6) as a control signal (control signal # 8) for the selector; are preferably provided.
  • the frequency divider circuit is a signal having a frequency obtained by dividing the frequency of the clock signal input to the frequency divider circuit by 10, 11 or 12 (output signals OUT8 + and OUT8). -) Is selectively output. Further, according to the above configuration, since the frequency dividing circuit is formed by the latch circuit, high-speed driving is possible, and power consumption during driving is reduced.
  • a PLL frequency synthesizer using the above frequency divider (frequency dividers 2, 3, 4, 5, 6, and 7) is also included in the scope of the present invention.
  • the present invention can be suitably used for a frequency dividing circuit having a latch circuit.

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Abstract

　ラッチ回路（１）は、第１の出力ノードにドレインが、第２の出力ノードにゲートが接続されたＰＭＯＳトランジスタ（１０）と、該第２の出力ノードにドレインが、該第１の出力ノードにゲートが接続されたＰＭＯＳトランジスタ（１２）と、第１の入力ノードにゲートが接続されたＮＭＯＳトランジスタ（１４）と、第２の入力ノードにゲートが接続されたＮＭＯＳトランジスタ（１６）と、第３の入力ノードにゲートが接続されたのＮＭＯＳトランジスタ（１８）とを備えている。

Description

ラッチ回路、分周回路及びＰＬＬ周波数シンセサイザ
　本発明は、ラッチ回路に関する。また、ラッチ回路を用いた分周回路及びＰＬＬ周波数シンセサイザに関する。
　ラジオやテレビのチューナー、携帯電話、コードレス電話等の電波を取り扱う装置には周波数シンセサイザが局部発振器として広く用いられている。この周波数シンセサイザとは、電子的な高周波合成を用いた無線通信機の発振回路のことであり、現代の周波数シンセサイザの殆どは、フェーズロックループ(PLL:Phase-locked loop)方式を採用している
。
　ＰＬＬでは、基準周波数となる入力信号と、電圧に応じて周波数が変化する電圧制御発振器(VCO:Voltage Controlled Oscillator)出力のフィードバック信号との位相差をその
ＶＣＯに入力することにより、入力信号の位相と出力信号の位相とを同期させる。
　ＰＬＬ周波数シンセサイザは、位相比較回路、ループフィルタ、ＶＣＯ、及び分周回路を備える構成をしている。ＰＬＬ周波数シンセサイザでは、入力信号とＶＣＯからの出力信号を分周回路を介して分周させた信号とを位相比較回路が比較することにより、ＶＣＯからの出力信号の周波数は、入力信号の周波数がＮ倍されたものとなる。前記したＮが整数の場合は、整数分周（Ｉｎｔｅｇｅｒ－Ｎ）型ＰＬＬと呼ばれ、このような分周回路は例えばパルススワロー方式で構成される。また、このようなＰＬＬに使用される分周回路は２つの分周周波数が出力できる可変分周回路およびカウンタ回路にて構成される。
　図８は、従来技術に基づく分周回路及び当該分周回路を構成するラッチ回路の回路図である。
　図８（ａ）は、従来技術に基づく分周回路を構成するラッチ回路の回路図である。図８（ａ）に示すように、当該ラッチ回路は、ゲートとドレインとが交互に接続されたクロスカップル構成を有する第１及び第２のＮＭＯＳトランジスタ９１及び９２と、差動間にドレイン接続された第３及び第４のＮＭＯＳトランジスタ９３及び９４と、ソース接地された第５及び第６のＰＭＯＳトランジスタ９５及び９６のドレインが上記差動間に接続されており、ＰＭＯＳトランジスタ９５及び９６のゲートに入力信号ＩＮが入力される構成をしている。
　図８（ｂ）は、従来技術に基づく分周回路の回路図である。図８（ｂ）に示すように、上記ラッチ回路を縦続接続し、２段目のラッチ回路を１段目に位相反転接続することにより、入力信号ＩＮの周波数を２分周した周波数を有する信号を出力する分周回路を構成している。
Behzad Razavi, Kwing F Lee, and Ran H. Yan;"Design of High-Speed, Low-Power Frequency Dividers and Phase-Locked Loops in Deep Submicron CMOS", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 30. NO. 2, FEBRUARY 1995 p101-109
　図８（ａ）に記載のラッチ回路は、入力信号ＩＮが入力されることにより、第５及び第６のＰＭＯＳトランジスタ９５及び９６が同時に駆動するため、例えば、入力信号ＩＮがＬｏｗになる場合、つまりＰＭＯＳトランジスタがＯＮになる場合、ＮＭＯＳトランジスタ９１、９２、９３、及び９４の何れかもＯＮになるため、ラッチ回路全体に貫通電流が流れてしまう。このため、入力信号ＩＮがＬｏｗになるたびに、ＰＭＯＳトランジスタ９５及び９６が完全に導通して電流が多く流れるため、消費電力が大きくなるという問題があった。また、送受信回路の高周波化に伴い、分周回路の高速化の必要性が増している。
　本発明は、上記課題に鑑みて為されたものであり、その目的は、駆動時の消費電力を低減すると共に、高速化が可能なラッチ回路を実現することにある。
　上記の課題を解決するために、本発明に係るラッチ回路は、第１の電圧源に接続されたソース、第１の出力ノードに接続されたドレイン、及び第２の出力ノードに接続されたゲートを有する第１のトランジスタと、上記第１の電圧源に接続されたソース、上記第２の出力ノードに接続されたドレイン、及び上記第１の出力ノードに接続されたゲートを有する第２のトランジスタと、上記第２の出力ノードに接続されたドレイン、第２の電圧源に接続されたソース、及び第１の入力ノードに接続されたゲートを有する第３のトランジスタと、上記第１の出力ノードに接続されたドレイン、上記第２の電圧源に接続されたソース、及び第２の入力ノードに接続されたゲートを有する第４のトランジスタと、上記第１の出力ノードに接続されたソース、上記第２の出力ノードに接続されたドレイン、及び第３の入力ノードに接続されたゲートを有する第５のトランジスタと、を備えていることを特徴としている。
　上記のように構成されたラッチ回路によれば、ラッチ回路全体にて消費される消費電力を低減させることができ、ラッチ回路を高速駆動させることができる。
本発明の一実施形態に係るラッチ回路を説明するための図であり、（ａ）は実施形態に係るラッチ回路の回路図を示しており、（ｂ）は、当該ラッチ回路の回路記号を示しており、（ｃ）は当該ラッチ回路の真理値表を示している。 本発明の一実施形態に係る分周回路を説明するための図であり、（ａ）は一実施形態に係る分周回路の回路図を示しており、（ｂ）は、当該分周回路のタイミングチャートを示しており、（ｃ）は当該分周回路の真理値表を示している。 本発明の一実施形態に係る分周回路を説明するための図であり、（ａ）は一実施形態に係る分周回路の回路図を示しており、（ｂ）は、当該分周回路のタイミングチャートを示している。 本発明の一実施形態に係る分周回路の回路図である。 本発明の一実施形態に係る分周回路の回路図である。 本発明の一実施形態に係る分周回路の回路図である。 本発明の一実施形態に係る分周回路の回路図である。 従来技術を説明するための図であり、（ａ）は従来技術に基づくラッチ回路の回路図を示しており、（ｂ）は、従来技術に基づく分周回路の回路図を示している。
　〔実施形態１〕
　（ラッチ回路１）
　本発明の第１の実施形態に係るラッチ回路１について、図１を参照しつつ以下に説明する。
　図１（ａ）は、本発明の第１の実施形態に係るラッチ回路１の回路図である。図１（ａ）に示すように、ラッチ回路１は、ゲートとドレインが交互に接続されたクロスカップル構成を有する第１及び第２のトランジスタ１０及び１２と、ソースが接地され、差動間にドレインが接続された第３及び第４のトランジスタ１４及び１６と、上記差動間にソースとドレインが接続され、ゲートにクロック信号ＩＮが入力される第５のトランジスタ１８とを備えている。
　より具体的には、ラッチ回路１は、第１の電圧源に接続されたソース、第１の出力ノード（Ｑ－）に接続されたドレイン、及び第２の出力ノード（Ｑ＋）に接続されたゲートを有する第１のトランジスタ１０と、上記第１の電圧源に接続されたソース、上記第２の出力ノードに接続されたドレイン、及び上記第１の出力ノードに接続されたゲートを有する第２のトランジスタ１２と、上記第２の出力ノードに接続されたドレイン、第２の電圧源に接続されたソース、及び第１の入力ノード（Ｄ－）に接続されたゲートを有する第３のトランジスタ１４と、上記第１の出力ノードに接続されたドレイン、上記第２の電圧源に接続されたソース、及び第２の入力ノード（Ｄ＋）に接続されたゲートを有する第４のトランジスタ１６と、上記第１の出力ノードに接続されたソース、上記第２の出力ノードに接続されたドレイン、及び第３の入力ノード（ＩＮ）に接続されたゲートを有する第５のトランジスタ１８とを備えている。
　第５のトランジスタ１８は、第１から第４のトランジスタ１０、１２、１４、及び１６に比べ小型のものを使用することができる。従って、ラッチ回路１の差動間（第１及び第２の出力ノードＱ１－及びＱ１＋）における寄生容量を低減できるため、上記の構成によればラッチ回路１を高速化させることができる。
　本実施形態においては、図１（ａ）に示すように、ラッチ回路１は、第１及び第２のトランジスタ１０及び１２がＰＭＯＳであり電圧源（第１の電圧源）側に配置され、第３、第４、及び第５のトランジスタ１４、１６、及び１８がＮＭＯＳであるＣＭＯＳ構造をしているが、本発明はこれに限定されるものではない。例えば、第１及び第２のトランジスタ１０及び１２がＮＭＯＳであり接地（第２の電圧源）側に配置され、第３、第４、及び第５のトランジスタ１４、１６、及び１８がＰＭＯＳであるＣＭＯＳ構造をしていてもよい。また、第５のトランジスタ１８は、第１及び第２のトランジスタ１０及び１２を電圧源側に配置するか、接地側に配置するかに関わらず、ＰＭＯＳ及びＮＭＯＳのどちらを用いてもよい。
　図１（ｂ）は、ラッチ回路１の回路記号を示している。図１（ｂ）の回路記号に示されたＤ－、Ｄ＋、ＩＮ、Ｑ－、Ｑ＋は、それぞれ、上述の第１の入力ノード、第２の入力ノード、第３の入力ノード、第１の出力ノード、及び第２の出力ノードを表している。
　（ラッチ回路１の動作特性）
　ラッチ回路１の真理値表を図１（ｃ）に示す。
　ラッチ回路１の動作特性について具体的に説明すれば、以下のとおりである。
　（Ａ）クロック信号ＩＮがＨｉｇｈ状態（１）、かつ、第１の入力ノードＤ－がＬｏｗ状態（０）であり第２の入力ノードＤ＋がＨｉｇｈ状態（１）である場合、つまり、第５のトランジスタ１８がＯＮ、かつ、第３のトランジスタ１４がＯＦＦであり第４のトランジスタ１６がＯＮである場合は、ゲートにクロック信号ＩＮが入力された第５のトランジスタ１８のドレイン及びソースは中間電位（０．５）になる。つまり、第１及び第２の出力ノードＱ－及びＱ＋は中間電位（０．５）になる。それ故に、第１、第２、第４、及び第５のトランジスタ１０、１２、１６、及び１８がＯＮになり、第３のトランジスタ１４のみがＯＦＦになる。
　（Ｂ）クロック信号ＩＮがＬｏｗ状態（０）、かつ、第１の入力ノードＤ－がＬｏｗ状態（０）であり第２の入力ノードＤ＋がＨｉｇｈ状態（１）である場合、つまり、第５のトランジスタ１８がＯＦＦ、かつ、第３のトランジスタ１４がＯＦＦであり、第４のトランジスタ１６がＯＮである場合は、第５のトランジスタ１８のドレイン及びソースは、それぞれ第３及び第４のトランジスタ１４及び１６の状態に従って、それぞれＬｏｗ状態（０）及びＨｉｇｈ状態（１）になる。つまり、第１の出力ノードＱ－はＨｉｇｈ状態（１）になり、第２の出力ノードＱ＋はＬｏｗ状態（０）になる。それ故に、第１及び第４のトランジスタ１０及び１６がＯＮになり、第２、第３、及び第５のトランジスタ１２、１４、及び１８がＯＦＦになる。
　（Ｃ）クロック信号ＩＮがＨｉｇｈ状態（１）、かつ、第１の入力ノードＤ－がＨｉｇｈ状態（１）であり第２の入力ノードＤ＋がＬｏｗ状態（０）である場合、つまり、第５のトランジスタ１８がＯＮ、かつ、第３のトランジスタ１４がＯＮであり第４のトランジスタ１６がＯＦＦである場合は、（Ａ）の場合と同様に、ゲートにクロック信号ＩＮが入力された第５のトランジスタ１８のドレイン及びソースは中間電位（０．５）になる。つまり、第１及び第２の出力ノードＱ－及びＱ＋は中間電位（０．５）になる。それ故に、第１、第２、第３、及び第５のトランジスタ１０、１２、１４、及び１８がＯＮになり、第４のトランジスタ１６のみがＯＦＦになる。
　（Ｄ）クロック信号ＩＮがＬｏｗ状態（０）、かつ、第１の入力ノードＤ－がＨｉｇｈ状態（１）であり第２の入力ノードＤ＋がＬｏｗ状態（０）である場合、つまり、第５のトランジスタ１８がＯＦＦ、かつ、第３のトランジスタ１４がＯＮであり、第４のトランジスタ１６がＯＦＦである場合は、第５のトランジスタ１８のドレイン及びソースは、それぞれ第３及び第４のトランジスタ１４及び１６の状態に従って、それぞれＨｉｇｈ状態（１）及びＬｏｗ状態（０）になる。つまり、第１の出力ノードＱ－はＬｏｗ状態（０）になり、第２の出力ノードＱ＋はＨｉｇｈ状態（１）になる。それ故に、第２及び第３のトランジスタ１２及び１４がＯＮになり、第１、第４、及び第５のトランジスタ１０、１６、及び１８がＯＦＦになる。
　上述のように、クロック信号ＩＮがＨｉｇｈ状態（１）になると、ラッチ回路１の第５のトランジスタ１８がＯＮ状態になり、ラッチ回路１の差動間（例えば、第１及び第２の出力ノードＱ－及びＱ＋）は中間電位（０．５）となる。これにより、ラッチ回路１の第５のトランジスタ１８がＯＮ状態であるときにラッチ回路１に流れる貫通電流は、中間電位（０．５）を伴わない従来のラッチ回路を流れる貫通電流に比べて小さくなる。つまり、本発明の一実施形態に係るラッチ回路１における消費電力は、従来のラッチ回路における消費電力に比べて低減される。
　また、クロック信号ＩＮによるＯＮ／ＯＦＦにのみ関連する第５のトランジスタ１８は、第１、第２、第３、及び第４のトランジスタ１０、１２、１４、及び１６よりも小さく設計することができるため、上記差動間における寄生容量成分を抑制することができ、高速駆動することが可能である。
　（分周回路２）　次に、本発明の第１の実施形態に係る分周回路２について、図２を参照しつつ以下に説明する。
　図２（ａ）は、本実施形態に係る分周回路２の構成を、図１（ｂ）の回路記号を用いて示している。図２（ａ）に示すように、分周回路２は、２つのラッチ回路２２及び２４を備えている。ここで、２つのラッチ回路２２及び２４は、何れも、図１（ａ）に示したラッチ回路１と同様の構成を有している。また、図２（ａ）に示すように、分周回路２は、１段目のラッチ回路２２の第１の出力ノードＱ１－及び第２の出力ノードＱ１＋が、２段目のラッチ回路２４の第１の入力ノードＤ２－及び第２の入力ノードＤ２＋にそれぞれ接続されている。
　これ以降、この接続の方法を縦続接続と呼ぶことにする。つまり、ｎを１以上の整数とする場合に、ｎ段目のラッチ回路の第１の出力ノードＱｎ－及び第２の出力ノードＱｎ＋が、（ｎ＋１）段目のラッチ回路の第１の入力ノードＤ（ｎ＋１）－及び第２の入力ノードＤ（ｎ＋１）＋にそれぞれ接続されている状態を縦続接続と呼ぶことにする。
　また、分周回路２は、２段目のラッチ回路２４の第２及び第１の出力ノードＱ２＋及びＱ２－が、１段目のラッチ回路２２の第１及び第２の入力ノードＤ１－及びＤ１＋にそれぞれフィードバックされて接続されている。つまり、２段目のラッチ回路２４の第２及び第１の出力ノードＱ２＋及びＱ２－からの出力信号ＯＵＴ２＋及びＯＵＴ２－が、１段目のラッチ回路２２の第１及び第２の入力ノードＤ１－及びＤ１＋に入力される。
　これ以降、この接続の方法を位相反転接続と呼ぶことにする。つまり、ｍを２以上の整数とし、ｍ個のラッチ回路が縦続接続されている場合に、最後段のラッチ回路の第２の出力ノードＱｍ＋が１段目のラッチ回路の第１の入力ノードＤ１－に接続され、最後段のラッチ回路の第１の出力ノードＱｍ－が１段目のラッチ回路の第２の入力ノードＤ１＋に接続されている状態を位相反転接続と呼ぶことにする。
　（分周回路２の動作特性）
　図２（ａ）に示すように、ラッチ回路２２及び２４には、互いに逆位相のクロック信号ＩＮ＋及びＩＮ－がそれぞれ入力されている。クロック信号ＩＮ＋及びＩＮ－は、具体的には、Ｌｏｗ状態（０）及びＨｉｇｈ状態（１）、または、Ｈｉｇｈ状態（１）及びＬｏｗ状態（０）の何れかをとる信号である。ラッチ回路２２及び２４の各出力ノードＱ１＋、Ｑ１－、Ｑ２＋、及びＱ２－における電位に関するタイミングチャートを図２（ｂ）に示す。
　図２（ｂ）に示すように、クロック信号ＩＮ＋及びＩＮ－と出力信号ＯＵＴ＋及びＯＵＴ－とを比較すると、出力信号ＯＵＴ＋及びＯＵＴ－の周期は、クロック信号ＩＮ＋及びＩＮ－の周期に比べて２倍になっている。つまり、出力信号ＯＵＴ＋及びＯＵＴ－の周波数は、クロック信号ＩＮ＋及びＩＮ－の周波数に比べて１／２倍になる。従って、分周回路２は分周数が２である２分周回路として機能する。
　なお、分周回路２は、駆動時の消費電力を低減できる高速化されたラッチ回路であるラッチ回路１を用いた構成となっている。従って、分周回路２も駆動時の消費電力を低減できる高速化された分周回路である。
　〔実施形態２〕
　（分周回路３）
　次に、本発明の第２の実施形態に係る分周回路３について、図３を参照しつつ以下に説明する。
　図３（ａ）は、本実施形態に係る分周回路３の構成を、図１（ｂ）の回路記号を用いて示したものである。図３（ａ）に示すように、分周回路３は、４つのラッチ回路２２、２４、３２、及び３４を備えている。ここで、４つのラッチ回路２２、２４、３２、及び３４は、何れも、図１（ａ）に示したラッチ回路１と同様の構成を有している。また、図３（ａ）に示すように、分周回路３において、４つのラッチ回路２２、２４、３２、及び３４をこの順番に従って４段に縦続接続されており、更に移送反転接続されている。
　（分周回路３の動作特性）
　図３（ａ）に示すように、ラッチ回路２２及び３２にはクロック信号ＩＮ＋が入力され、ラッチ回路２４及び３４にはクロック信号ＩＮ－が入力されている。クロック信号ＩＮ＋及びＩＮ－は、具体的には、互いに逆位相であり、Ｌｏｗ状態（０）及びＨｉｇｈ状態（１）、または、Ｈｉｇｈ状態（１）及びＬｏｗ状態（０）の何れかをとる信号である。ラッチ回路２２、２４、３２、及び３４の各出力ノードＱ１＋、Ｑ１－、Ｑ２＋、Ｑ２－、Ｑ３＋、Ｑ３－、Ｑ４＋、及びＱ４－の電位を示すタイミングチャートは図３（ｂ）に示すとおりである。
　図３（ｂ）に示すように、クロック信号ＩＮ＋及びＩＮ－と出力信号ＯＵＴ３＋及びＯＵＴ３－とを比較すると、出力信号ＯＵＴ３＋及びＯＵＴ３－の周期は、クロック信号ＩＮ＋及びＩＮ－の周期に比べて４倍になっている。つまり、出力信号ＯＵＴ３＋及びＯＵＴ３－の周波数は、クロック信号ＩＮ＋及びＩＮ－の周波数に比べて１／４倍になる。従って、分周回路３は分周数が４である４分周回路として機能する。
　なお、分周回路３は、駆動時の消費電力を低減できる高速化されたラッチ回路であるラッチ回路１を用いた構成となっている。従って、分周回路３も駆動時の消費電力を低減できる高速化された分周回路である。
　〔実施形態３〕
　（分周回路４）
　次に、本発明の第３の実施形態に係る分周回路４について、図４を参照しつつ以下に説明する。
　図４は、本実施形態に係る分周回路３の構成を、図１（ｂ）の回路記号を用いて示したものである。図４に示すように、分周回路４は、６つのラッチ回路２２、２４、３２、３４、４２、及び４４を備えている。ここで、６つのラッチ回路２２、２４、３２、３４、４２、及び４４は、何れも、図１（ａ）に示したラッチ回路１と同様の構成を有している。また、図４に示すように、６つのラッチ回路２２、２４、３２、３４、４２、及び４４をこの順番に従って６段に縦続接続された構成をしている。
　また、図４に示すように、分周回路４は、論理回路４６及びセレクタ４８を更に備えている。
　（論理回路４６）
　図４に示すように、論理回路４６には以下の（ｉ）及び（ｉｉ）が入力信号として入力される。
（ｉ）４段目のラッチ回路３４の第１及び第２の出力ノードＱ４－及びＱ４＋からの出力信号ＯＵＴＱ４－及びＯＵＴＱ４＋
（ｉｉ）６段目のラッチ回路４４の第１及び第２の出力ノードＱ６－及びＱ６＋からの出力信号ＯＵＴＱ６－及びＯＵＴＱ６＋
　論理回路４６は、上記の（ｉ）及び（ｉｉ）の入力信号の内、入力信号ＯＵＴＱ４＋及びＯＵＴＱ６＋に関して否定論理和（ＮＯＲ）をとり、否定論理和をとった信号を第１の出力信号として出力する。また、ＯＵＴＱ４－及びＯＵＴＱ６－に関して否定論理積（ＮＡＮＤ）をとり、否定論理積をとった信号を第２の出力信号として出力する。この論理回路４６から出力された第１及び第２の出力信号がセレクタ４８に入力される。
　（セレクタ４８）
　図４に示すように、セレクタ４８には、以下の（ｉｉｉ）及び（ｉｖ）が入力信号として入力される。
（ｉｉｉ）（ｉ）の位相反転信号
（ｉｖ）論理回路４６からの出力信号
　セレクタ４８は、制御信号＃１の値に応じて、上記（ｉｉｉ）の内の４段目のラッチ回路３４の第１の出力ノードＱ４－の出力信号、及び上記（ｉｖ）の内の上記第１の出力信号の何れかを、１段目のラッチ回路２２の第２の入力ノードＤ１＋に入力する信号として選択すると共に、当該制御信号＃１の値に応じて、上記（ｉｉｉ）の内の４段目のラッチ回路３４の第２の出力ノードＱ４＋の出力信号、及び上記（ｉｖ）の内の第２の出力信号の何れかを、１段目のラッチ回路２２の第１の入力ノードＤ１－に入力する信号として選択する機能を有している。
　（分周回路４の動作特性）
　制御信号＃１の値に応じて、セレクタ４８が上記（ｉｉｉ）を選択した場合、出力信号ＯＵＴ４＋及びＯＵＴ４－の周期は、クロック信号ＩＮ＋及びＩＮ－の周期に比べ４倍になる。つまり、出力信号ＯＵＴ４＋及びＯＵＴ４－の周波数は、クロック信号ＩＮ＋及びＩＮ－の周波数に比べて１／４倍になる。従って、制御信号＃１の値に応じて、セレクタ４８が上記（ｉｉｉ）を選択した場合は、分周回路４は分周数が４である４分周回路として機能する。
　また、制御信号＃１の値に応じて、セレクタ４８が上記（ｉｖ）を選択した場合、出力信号ＯＵＴ４＋及びＯＵＴ４－の周期は、クロック信号ＩＮ＋及びＩＮ－の周期に比べ５倍になる。つまり、出力信号ＯＵＴ４＋及びＯＵＴ４－の周波数は、クロック信号ＩＮ＋及びＩＮ－の周波数に比べて１／５倍になる。従って、制御信号＃１の値に応じて、セレクタ４８が上記（ｉｖ）を選択した場合は、分周回路４は分周数が５である５分周回路として機能する。
　このように、分周回路４は、分周数を４および５から選択可能な可変分周回路として機能する。
　なお、分周回路４は、駆動時の消費電力を低減できる高速化されたラッチ回路であるラッチ回路１を用いた構成となっている。従って、分周回路４も駆動時の消費電力を低減できる高速化された分周回路である。
　〔実施形態４〕
　（分周回路５）
　次に、本発明の第４の実施形態に係る分周回路５について、図５を参照しつつ以下に説明する。
　図５は、本実施形態に係る分周回路５の構成を、図１（ｂ）の回路記号を用いて示したものである。図５に示すように、分周回路５は、実施形態３で説明した分周回路４、２分周回路５０、及びセレクタ５６を備えている。
　２分周回路５０は、図５に示すように、２つのラッチ回路５２及び５４がこの順番に従って２段に縦続接続されている。ラッチ回路５２及び５４は、何れもラッチ回路１と同様の構成を有している。ただし、これは本実施形態を限定するものではなく、入力信号を２分周できるものであれば何れの回路を２分周回路５０として用いてもよい。
　図５に示すように、２分周回路５０を構成しているラッチ回路５２は、分周回路４の２段目のラッチ回路２４の第２の出力ノードＱ２＋からの出力信号ＯＵＴＱ２＋が入力信号として入力されるように、分周回路４と接続されている。また、同じく２分周回路５０を構成しているラッチ回路５４は、分周回路４の２段目のラッチ回路２４の第１の出力ノードＱ２－からの出力信号ＯＵＴＱ２－が入力信号として入力されるように、分周回路４と接続されている。
　（セレクタ５６）
　セレクタ５６には、図５に示すように、以下の（ｖ）及び（ｖｉ）が入力信号として入力される。
（ｖ）２分周回路５０の２段目のラッチ回路５４の第１及び第２の出力ノードＱ８－及びＱ８＋からの出力信号ＯＵＴ５－及びＯＵＴ５＋
（ｖｉ）分周数設定信号＃２
　セレクタ５６は、後述する制御信号＃３の値に応じて、上記の（ｖ）または（ｖｉ）の何れか一方を選択すると共に、セレクタ５６からの出力信号として出力する。そして、このセクレタ５６から出力された出力信号はセクレタ４８に対する制御信号＃４として機能する。
　制御信号＃３は、各時刻において、Ｈｉｇｈ状態（１）及びＬｏｗ状態（０）の何れか一方をとる信号である。その為、制御信号＃３がＨｉｇｈ状態（１）のときに（ｖ）を選択し、Ｌｏｗ状態（０）のときに（ｖｉ）を選択するようにセレクタ５６を予め設定しておけば、制御信号＃３がＨｉｇｈ状態（１）のときに（ｖ）が選択され、Ｌｏｗ状態（０）のときに（ｖｉ）が選択され、それぞれセレクタ５６から出力される。セレクタ５６から出力された信号は、セレクタ４８に対する制御信号＃４として機能する。
　なお、制御信号＃３がＨｉｇｈ状態（１）のときに（ｖｉ）を選択し、Ｌｏｗ状態（０）のときに（ｖ）を選択するようにセレクタ５６を予め設定してもよい。この場合は、制御信号＃３がＨｉｇｈ状態（１）のときに（ｖｉ）が選択され、Ｌｏｗ状態（０）のときに（ｖ）が選択され、それぞれセレクタ５６から出力される。セレクタ５６から出力された信号は上記と同様にセレクタ４８に対する制御信号＃４として機能する。
　上記の（ｖｉ）分周数設定信号＃２は、具体的には分周回路５の後段に配置されたカウンタ回路（図示なし）からの出力信号であり、Ｈｉｇｈ状態（１）及びＬｏｗ状態（０）の何れか一方をとる信号である。そして、分周数設定信号＃２が所望の分周数（例えば、８分周数）を有する信号になるように、当該カウンタ回路を予め設定しておけばよい。
　（セレクタ４８）
　図４に示すように、セレクタ４８には、以下の（ｉｉｉ）及び（ｉｖ）が入力信号として入力される。
（ｉｉｉ）（ｉ）の位相反転信号
（ｉｖ）論理回路４６からの出力信号
　セレクタ４８は、制御信号＃４の値に応じて、上記（ｉｉｉ）の内の４段目のラッチ回路３４の第１の出力ノードＱ４－の出力信号、及び上記（ｉｖ）の内の上記第１の出力信号の何れかを、１段目のラッチ回路２２の第２の入力ノードＤ１＋に入力する信号として選択すると共に、当該制御信号＃４の値に応じて、上記（ｉｉｉ）の内の４段目のラッチ回路３４の第２の出力ノードＱ４＋の出力信号、及び上記（ｉｖ）の内の第２の出力信号の何れかを、１段目のラッチ回路２２の第１の入力ノードＤ１－に入力する信号として選択する機能を有している。
　（分周回路５の動作特性）
　分周回路５の動作特性について、具体的に以下に説明する。
　セレクタ５６において、制御信号＃３の値に応じて、８分周設定信号である上記（ｖｉ）が出力され、セレクタ４８に対する制御信号＃４となる場合、セレクタ４８において、上記（ｉｉｉ）が選択され出力される。この場合、上述のように、２分周回路５０を構成するそれぞれのラッチ回路５２及び５４への入力信号ＯＵＴＱ２＋及びＯＵＴＱ２－は、それぞれクロック信号ＩＮ＋及びＩＮ－が４分周された信号である。つまり、２分周回路５０の出力信号ＯＵＴ５＋及びＯＵＴ５－は、このクロック信号が４分周された信号を更に２分周することになるため、クロック信号ＩＮ＋及びＩＮ－が８分周された信号として出力される。従って、制御信号＃３の値に応じて８分周設定信号がセレクタ５６から出力され、この制御信号＃４の値に応じて上記（ｉｉｉ）が選択されセレクタ４８から出力された場合、分周回路５は８分周回路として機能する。
　セレクタ５６において、制御信号＃３の値に応じて、１０分周設定信号である上記（ｖｉ）が出力され、セレクタ４８に対する制御信号＃４となる場合、セレクタ４８において、上記（ｉｖ）が選択され出力される。この場合、上述のように、２分周回路５０を構成するそれぞれのラッチ回路５２及び５４への入力信号ＯＵＴＱ２＋及びＯＵＴＱ２－は、それぞれクロック信号ＩＮ＋及びＩＮ－が５分周された信号である。つまり、２分周回路５０の出力信号ＯＵＴ５＋及びＯＵＴ５－は、このクロック信号が５分周された信号を更に２分周することになるため、クロック信号ＩＮ＋及びＩＮ－が１０分周された信号として出力される。従って、制御信号＃３の値に応じて１０分周設定信号がセレクタ５６から出力され、この制御信号＃４の値に応じて上記（ｉｖ）が選択されセレクタ４８から出力された場合、分周回路５は１０分周回路として機能する。
　セレクタ５６において、制御信号＃３の値に応じて、上記（ｖ）が出力され、セレクタ４８に対する制御信号＃４となる場合、セレクタ４８において、上記（ｉｉ）及び（ｉｖ）が交互に出力される。この場合、上述のように、２分周回路５０を構成するそれぞれのラッチ回路５２及び５４への入力信号ＯＵＴＱ２＋及びＯＵＴＱ２－は、それぞれクロック信号ＩＮ＋及びＩＮ－が４分周された信号及び５分周された信号が交互に出力された信号である。その為、２分周回路５０の出力信号ＯＵＴ５＋及びＯＵＴ５－も、ラッチ回路５２及び５４への入力信号ＯＵＴＱ２及び＋ＯＵＴＱ２－と同様に４分周された信号及び５分周された信号が交互に出力された信号となる。従って、制御信号＃３の値に応じて上記（ｖ）がセレクタ５６から出力され、この制御信号＃４の値に応じて上記（ｉｉｉ）及び（ｉｖ）がセレクタ４８から交互に出力される場合、分周回路５は９分周回路として機能する。
　このように、分周回路５は、分周数を８、９、及び１０から選択可能な可変分周回路として機能する。
　なお、分周回路５は、駆動時の消費電力を低減できる高速化されたラッチ回路であるラッチ回路１を用いた構成となっている。従って、分周回路５も駆動時の消費電力を低減できる高速化された分周回路である。
　〔実施形態５〕
　（分周回路６）
　次に、本発明の第５の実施形態に係る分周回路６について、図６を参照しつつ以下に説明する。
　図６は、本実施形態に係る分周回路６の構成を、図１（ｂ）の回路記号を用いて示したものである。図６に示すように、分周回路６は、６つのラッチ回路２２、２４、３２、３４、４２、及び４４を備えている。ここで、６つのラッチ回路２２、２４、３２、３４、４２、及び４４は、何れも、図１（ａ）に示したラッチ回路１と同様の構成を有している。また、図６に示すように、６つのラッチ回路２２、２４、３２、３４、４２、及び４４をこの順番に従って６段に縦続接続された構成をしている。
　また、図６に示すように、分周回路６は、論理回路４６及びセレクタ６２を更に備えている。なお、論理回路４６に関しては、実施形態３において用いられている論理回路４６と同一であるため、その説明については省略する。
　（セレクタ６２）
　図６に示すように、セレクタ６２には、以下の（ｉｖ）及び（ｖｉｉ）が入力信号として入力される。
（ｉｖ）論理回路４６からの出力信号
（ｖｉｉ）（ｉｉ）の位相が反転された信号
　セレクタ６２は、制御信号＃５の値に応じて、上記（ｖｉｉ）の内の６段目のラッチ回路４４の第１の出力ノードＱ６－の出力信号、及び上記（ｉｖ）の内の上記第１の出力信号の何れかを、１段目のラッチ回路２２の第２の入力ノードＤ１＋に入力する信号として選択すると共に、当該制御信号＃５の値に応じて、上記（ｖｉｉ）の内の６段目のラッチ回路４４の第２の出力ノードＱ６＋の出力信号、及び上記（ｉｖ）の内の第２の出力信号の何れかを、１段目のラッチ回路２２の第１の入力ノードＤ１－に入力する信号として選択する機能を有している。
　（分周回路６の動作特性）
　制御信号＃５の値に応じて、セレクタ６２が上記（ｉｖ）を選択した場合、出力信号ＯＵＴ６＋及びＯＵＴ６－の周期は、クロック信号ＩＮ＋及びＩＮ－の周期に比べ５倍になる。つまり、出力信号ＯＵＴ６＋及びＯＵＴ６－の周波数は、クロック信号ＩＮ＋及びＩＮ－の周波数に比べて１／５倍になる。従って、制御信号＃５の値に応じて、セレクタ６２が上記（ｉｖ）を選択した場合は、分周回路６は分周数が５である５分周回路として機能する。
　また、制御信号＃５の値に応じて、セレクタ６２が上記（ｖｉｉ）を選択した場合、出力信号ＯＵＴ６＋及びＯＵＴ６－の周期は、クロック信号ＩＮ＋及びＩＮ－の周期に比べ６倍になる。つまり、出力信号ＯＵＴ６＋及びＯＵＴ６－の周波数は、クロック信号ＩＮ＋及びＩＮ－の周波数に比べて１／６倍になる。従って、制御信号＃５の値に応じて、セレクタ６２が上記（ｖｉｉ）を選択した場合は、分周回路６は分周数が６である６分周回路として機能する。
　このように、分周回路６は、分周数を５または６から選択可能な可変分周回路として機能する。
　なお、分周回路６は、駆動時の消費電力を低減できる高速化されたラッチ回路であるラッチ回路１を用いた構成となっている。従って、分周回路６も駆動時の消費電力を低減できる高速化された分周回路である。
　〔実施形態６〕
　（分周回路７）　次に、本発明の第６の実施形態に係る分周回路７について、図７を参照しつつ以下に説明する。
　図７は、本実施形態に係る分周回路７の構成を、図１（ｂ）の回路記号を用いて示したものである。図７に示すように、分周回路７は、実施形態５で説明した分周回路６、２分周回路５０、及びセレクタ７２を備えている。
　２分周回路５０は、図７に示すように、２つのラッチ回路５２及び５４がこの順番に従って２段に縦続接続されている。ラッチ回路５２及び５４は、何れもラッチ回路１と同様の構成を有している。ただし、これは本実施形態を限定するものではなく、入力信号を２分周できるものであれば何れの回路を２分周回路５０として用いてもよい。
　図７に示すように、２分周回路５０を構成しているラッチ回路５２は、分周回路６の２段目のラッチ回路２４の第２の出力ノードＱ２＋からの出力信号ＯＵＴＱ２＋が入力信号として入力されるように、分周回路６と接続されている。また、同じく２分周回路５０を構成しているラッチ回路５４は、分周回路６の２段目のラッチ回路２４の第１の出力ノードＱ２－からの出力信号ＯＵＴＱ２－が入力信号として入力されるように、分周回路６と接続されている。
　（セレクタ７２）
　セレクタ７２は、図７に示すように、以下の（ｖｉｉｉ）及び（ｉｘ）が入力信号として入力される。
（ｖｉｉｉ）２分周回路５０の２段目のラッチ回路５４の第１及び第２の出力ノードＱ８－及びＱ８＋からの出力信号ＯＵＴ８－及びＯＵＴ８＋
（ｉｘ）分周数設定信号＃６
　セレクタ７２は、後述する制御信号＃７の値に応じて、上記の（ｖｉｉｉ）または（ｉｘ）の何れか一方を選択した後、セレクタ７２からの出力信号として出力する。そして、このセクレタ７２から出力された出力信号はセクレタ６２に対する制御信号＃８として機能する。
　制御信号＃７は、各時刻において、Ｈｉｇｈ状態（１）及びＬｏｗ状態（０）の何れか一方をとる信号である。その為、制御信号＃７がＨｉｇｈ状態（１）のときに（ｖｉｉｉ）を選択し、Ｌｏｗ状態（０）のときに（ｉｘ）を選択するようにセレクタ７２を予め設定しておけば、制御信号＃７がＨｉｇｈ状態（１）のときに（ｖｉｉｉ）が選択され、Ｌｏｗ状態（０）のときに（ｉｘ）が選択され、それぞれセレクタ７２から出力される。セレクタ７２から出力された信号は、セレクタ６２に対する制御信号＃８として機能する。
　なお、制御信号＃７がＨｉｇｈ状態（１）のときに（ｉｘ）を選択し、Ｌｏｗ状態（０）のときに（ｖｉｉｉ）を選択するようにセレクタ７２を予め設定してもよい。この場合は、制御信号＃７がＨｉｇｈ状態（１）のときに（ｉｘ）が選択され、Ｌｏｗ状態（０）のときに（ｖｉｉｉ）が選択され、それぞれセレクタ７２から出力される。そして、セレクタ７２から出力された信号は上記と同様にセレクタ６２に対する制御信号＃８として機能する。
　上記の（ｉｘ）分周数設定信号＃６は、具体的には分周回路７の後段に配置されたカウンタ回路（図示なし）からの出力信号であり、Ｈｉｇｈ状態（１）及びＬｏｗ状態（０）の何れか一方をとる信号である。そして、分周数設定信号＃６が所望の分周数（例えば、１０分周数）を有する信号になるように、当該カウンタ回路を予め設定しておけばよい。
　（セレクタ６２）　図７に示すように、セレクタ６２には、実施形態５と同様に、以下の（ｉｖ）及び（ｖｉｉ）が入力信号として入力される。
（ｉｖ）論理回路４６からの出力信号
（ｖｉｉ）（ｉｉ）の位相が反転された信号
　セレクタ６２は、上述の制御信号＃８の値に応じて、上記（ｖｉｉ）の内の６段目のラッチ回路４４の第１の出力ノードＱ６－の出力信号、及び上記（ｉｖ）の内の上記第１の出力信号の何れかを、１段目のラッチ回路２２の第２の入力ノードＤ１＋に入力する信号として選択すると共に、当該制御信号＃８の値に応じて、上記（ｖｉｉ）の内の６段目のラッチ回路４４の第２の出力ノードＱ６＋の出力信号、及び上記（ｉｖ）の内の第２の出力信号の何れかを、１段目のラッチ回路２２の第１の入力ノードＤ１－に入力する信号として選択する機能を有している。
　（分周回路７の動作特性）
　分周回路７の動作特性について、具体的に以下に説明する。
　セレクタ７２において、制御信号＃７の値に応じて、予め１０分周設定信号として設定された上記（ｉｘ）が出力され、セレクタ６２に対する制御信号＃８となる場合、セレクタ６２において、上記（ｉｖ）が選択され出力される。この場合、上述のように、２分周回路５０を構成するそれぞれのラッチ回路５２及び５４への入力信号ＯＵＴＱ２＋及びＯＵＴＱ２－は、それぞれクロック信号ＩＮ＋及びＩＮ－が５分周された信号である。つまり、２分周回路５０の出力信号ＯＵＴ８＋及びＯＵＴ８－は、このクロック信号が５分周された信号を更に２分周することになるため、クロック信号ＩＮ＋及びＩＮ－が１０分周された信号として出力される。従って、制御信号＃７の値に応じて１０分周設定信号がセレクタ７２から出力され、この制御信号＃８の値に応じて上記（ｉｖ）が選択されセレクタ６２から出力された場合、分周回路７は１０分周回路として機能する。
　セレクタ７２において、制御信号＃７の値に応じて、予め１２分周設定信号として設定された上記（ｉｘ）が出力され、セレクタ６２に対する制御信号＃８となる場合、セレクタ６２において、上記（ｖｉｉ）が選択され出力される。この場合、上述のように、２分周回路５０を構成するそれぞれのラッチ回路５２及び５４への入力信号ＯＵＴＱ２＋及びＯＵＴＱ２－は、それぞれクロック信号ＩＮ＋及びＩＮ－が６分周された信号である。つまり、２分周回路５０の出力信号ＯＵＴ８＋及びＯＵＴ８－は、このクロック信号が６分周された信号を更に２分周することになるため、クロック信号ＩＮ＋及びＩＮ－が１２分周された信号として出力される。従って、制御信号＃７の値に応じて１２分周設定信号がセレクタ７２から出力され、この制御信号＃８の値に応じて上記（ｖｉｉ）が選択されセレクタ６２から出力された場合、分周回路７は１２分周回路として機能する。
　セレクタ７２において、制御信号＃７の値に応じて、上記（ｖｉｉｉ）が出力され、セレクタ６２に対する制御信号＃８となる場合、セレクタ６２において、上記（ｉｖ）及び（ｖｉｉ）が交互に出力される。この場合、上述のように、２分周回路５０を構成するそれぞれのラッチ回路５２及び５４への入力信号ＯＵＴＱ２＋及びＯＵＴＱ２－は、それぞれクロック信号ＩＮ＋及びＩＮ－が５分周された信号及び６分周された信号が交互に出力された信号である。その為、２分周回路５０の出力信号ＯＵＴ８＋及びＯＵＴ８－も、ラッチ回路５２及び５４への入力信号ＯＵＴＱ２及び＋ＯＵＴＱ２－と同様に５分周された信号及び６分周された信号が交互に出力された信号となる。従って、制御信号＃７の値に応じて上記（ｖｉｉｉ）がセレクタ７２から出力され、この制御信号＃８の値に応じて上記（ｉｖ）及び（ｖｉｉ）がセレクタ６２から交互に出力される場合、分周回路７は１１分周回路として機能する。
　このように、分周回路７は、分周数を１０、１１、または１２から選択可能な可変分周回路として機能する。
　なお、分周回路７は、駆動時の消費電力を低減できる高速化されたラッチ回路であるラッチ回路１を用いた構成となっている。従って、分周回路７も駆動時の消費電力を低減できる高速化された分周回路である。
　なお、本発明は、上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的に範囲に含まれる。
　（まとめ）
　以上のように、本発明に係るラッチ回路（ラッチ回路１）は、第１の電圧源に接続されたソース、第１の出力ノード（Ｑ－）に接続されたドレイン、及び第２の出力ノード（Ｑ＋）に接続されたゲートを有する第１のトランジスタ（ＰＭＯＳトランジスタ１０）と、上記第１の電圧源に接続されたソース、上記第２の出力ノードに接続されたドレイン、及び上記第１の出力ノードに接続されたゲートを有する第２のトランジスタ（ＰＭＯＳトランジスタ１２）と、上記第２の出力ノードに接続されたドレイン、第２の電圧源に接続されたソース、及び第１の入力ノード（Ｄ－）に接続されたゲートを有する第３のトランジスタ（ＮＭＯＳトランジスタ１４）と、上記第１の出力ノードに接続されたドレイン、上記第２の電圧源に接続されたソース、及び第２の入力ノード（Ｄ＋）に接続されたゲートを有する第４のトランジスタ（ＮＭＯＳトランジスタ１６）と、上記第１の出力ノードに接続されたソース、上記第２の出力ノードに接続されたドレイン、及び第３の入力ノード（ＩＮ）に接続されたゲートを有する第５のトランジスタ（ＮＭＯＳトランジスタ１８）と、を備えていることを特徴としている。
　上記のように構成されたラッチ回路によれば、第３の入力ノードにクロック信号が入力される第５のトランジスタがＯＮになる際、上記第１及び第２の出力ノードの各電位が中間電位になるため、従来に比べラッチ回路全体に流れる貫通電流を低減させる。それ故、ラッチ回路全体にて消費される消費電力を低減させる。また、クロック信号が入力されることが主な役割である第５のトランジスタは、第１、第２、第３、及び第４のトランジスタよりも小さく設計し、差動間に接続される寄生容量を低減させることができるため、ラッチ回路の高速化が可能である。
　また、本発明に係る分周回路（分周回路２）は、上記ラッチ回路を２つ備えており、上記ラッチ回路は、２段に亘り縦続接続されており、２段目のラッチ回路（ラッチ回路２４）の第１及び第２の出力ノード（Ｑ２－及びＱ２＋）が１段目のラッチ回路（ラッチ回路２２）の第２及び第１の入力ノード（Ｄ１＋及びＤ１－）にそれぞれ接続されている、ことが好ましい。
　上記の構成によれば、上記分周回路は、上記分周回路に入力されるクロック信号（クロック信号ＩＮ＋、ＩＮ－）の周波数を２分周にした周波数を有する信号（出力信号ＯＵＴ２＋及びＯＵＴ２－）を出力する。また、上記の構成によれば、上記分周回路は、上記ラッチ回路により形成されているため、高速駆動が可能であり、駆動時の消費電力が低減される。
　また、本発明に係る分周回路（分周回路３）は、上記ラッチ回路を４つ備えており、上記ラッチ回路は、４段に亘り縦続接続されており、４段目のラッチ回路（ラッチ回路３４）の第１及び第２の出力ノード（Ｑ４－及びＱ４＋）が１段目のラッチ回路（ラッチ回路２２）の第２及び第１の入力ノード（Ｄ１＋及びＤ１－）にそれぞれ接続されている、ことが好ましい。
　上記の構成によれば、上記分周回路は、上記分周回路に入力されるクロック信号の周波数を４分周にした周波数を有する信号（出力信号ＯＵＴ３＋及びＯＵＴ３－）を出力する。また、上記の構成によれば、上記分周回路は、上記ラッチ回路により形成されているため、高速駆動が可能であり、駆動時の消費電力が低減される。
　また、本発明に係る分周回路（分周回路４）は、上記ラッチ回路を６つ備えており、上記ラッチ回路は、６段に亘り縦続接続されており、１段目、３段目、及び５段目のラッチ回路（ラッチ回路２２、３２、及び４２）の第３の入力ノードには、第１のクロック信号（クロック信号ＩＮ＋）が入力され、２段目、４段目、及び６段目のラッチ回路（ラッチ回路２４、３４、及び４４）の第３の入力ノードには、第２のクロック信号（クロック信号ＩＮ－）が入力され、４段目のラッチ回路の第２の出力ノード（Ｑ４＋）の出力信号と、６段目のラッチ回路の第２の出力ノード（Ｑ６＋）の出力信号との否定論理和をとって得られる信号を第１の出力信号として出力し、４段目のラッチ回路の第１の出力ノード（Ｑ４－）の出力信号と、６段目のラッチ回路の第１の出力ノード（Ｑ６－）の出力信号との否定論理積をとって得られる信号を第２の出力信号として出力する論理回路（論理回路４６）と、外部から供給される制御信号（制御信号＃１）の値に応じて、４段目のラッチ回路の第１の出力ノードの出力信号、及び上記論理回路が出力する第１の出力信号の何れかを、１段目のラッチ回路の第２の入力ノード（Ｄ１＋）に入力する信号として選択すると共に、当該制御信号の値に応じて、４段目のラッチ回路の第２の出力ノードの出力信号、及び上記論理回路が出力する第２の出力信号の何れかを、１段目のラッチ回路の第１の入力ノード（Ｄ１－）に入力する信号として選択するセレクタ（セレクタ４８）と、を更に備えていることが好ましい。
　上記の構成によれば、上記分周回路は、上記分周回路に入力されるクロック信号の周波数を４分周または５分周にした周波数を有する信号（出力信号ＯＵＴ４＋及びＯＵＴ４－）を選択的に出力する。また、上記の構成によれば、上記分周回路は、上記ラッチ回路により形成されているため、高速駆動が可能であり、駆動時の消費電力が低減される。
　また、本発明に係る分周回路（分周回路５）は、上記分周回路（分周回路４）と、上記分周回路の２段目のラッチ回路の第１及び第２の出力ノードの出力信号が入力される２分周回路（２分周回路５０）と、外部から供給される制御信号（制御信号＃３）の値に応じて、上記２分周回路の出力信号（出力信号ＯＵＴ５＋及びＯＵＴ５－）及び外部から供給される分周数設定信号（分周数設定信号＃２）の何れかを上記セレクタに対する制御信号（制御信号＃４）として選択する、上記セレクタとは異なる第２のセレクタ（セレクタ４８）と、を備えていることが好ましい。
　上記の構成によれば、上記分周回路は、上記分周回路に入力されるクロック信号の周波数を８分周、９分周、または１０分周にした周波数を有する信号（出力信号ＯＵＴ５＋及びＯＵＴ５－）を選択的に出力する。また、上記の構成によれば、上記分周回路は、上記ラッチ回路により形成されているため、高速駆動が可能であり、駆動時の消費電力が低減される。
　また、本発明に係る分周回路（分周回路６）は、上記ラッチ回路を６つ備えており、上記ラッチ回路は、６段に亘り縦続接続されており、１段目、３段目、及び５段目のラッチ回路の第３の入力ノードには、第１のクロック信号が入力され、２段目、４段目、及び６段目のラッチ回路の第３の入力ノードには、第２のクロック信号が入力され、４段目のラッチ回路の第２の出力ノードの出力信号と、６段目のラッチ回路の第２の出力ノードの出力信号との否定論理和をとって得られる信号を第１の出力信号として出力し、４段目のラッチ回路の第１の出力ノードの出力信号と、６段目のラッチ回路の第１の出力ノードの出力信号との否定論理積をとって得られる信号を第２の出力信号として出力する論理回路と、外部から供給される制御信号（制御信号＃５）の値に応じて、６段目のラッチ回路の第１の出力ノードの出力信号、及び上記論理回路が出力する第１の出力信号の何れかを、１段目のラッチ回路の第２の入力ノードに入力する信号として選択すると共に、当該制御信号の値に応じて、６段目のラッチ回路の第２の出力ノードの出力信号、及び上記論理回路が出力する第２の出力信号の何れかを、１段目のラッチ回路の第１の入力ノードに入力する信号として選択するセレクタ（セレクタ６２）と、を更に備えていることが好ましい。
　上記の構成によれば、上記分周回路は、上記分周回路に入力されるクロック信号の周波数を５分周または６分周にした周波数を有する信号（出力信号ＯＵＴ６＋及びＯＵＴ６－）を選択的に出力する。また、上記の構成によれば、上記分周回路は、上記ラッチ回路により形成されているため、高速駆動が可能であり、駆動時の消費電力が低減される。
　また、本発明に係る分周回路（分周回路７）は、上記分周回路（分周回路６）と、上記分周回路の２段目のラッチ回路の第１及び第２の出力ノードの出力信号が入力される２分周回路と、外部から供給される制御信号（制御信号＃７）の値に応じて、上記２分周回路の出力信号（出力信号ＯＵＴ８＋及びＯＵＴ８－）及び外部から供給される分周数設定信号（分周数設定信号＃６）の何れかを上記セレクタに対する制御信号（制御信号＃８）として選択する、上記セレクタとは異なる第２のセレクタ（セレクタ７２）と、を備えていることが好ましい。
　上記の構成によれば、上記分周回路は、上記分周回路に入力されるクロック信号の周波数を１０分周、１１分周、または１２分周にした周波数を有する信号（出力信号ＯＵＴ８＋及びＯＵＴ８－）を選択的に出力する。また、上記の構成によれば、上記分周回路は、上記ラッチ回路により形成されているため、高速駆動が可能であり、駆動時の消費電力が低減される。
　上記分周回路（分周回路２、３、４、５、６、及び７）を用いたＰＬＬ周波数シンセサイザも本発明の範疇に含まれる。
　本発明は、ラッチ回路を有する分周回路に好適に用いることができる。
１、２２、２４、３２、３４、４２、４４、５２、５４　ラッチ回路
２、３、４、５、６、７　分周回路
１０、１２　ＰＭＯＳトランジスタ
１４、１６、１８　ＮＭＯＳトランジスタ
４６　論理回路
４８、５６、６２、７２　セレクタ
＃１、＃３、＃４、＃５、＃７、＃８　制御信号
＃２、＃６　分周数設定信号
ＩＮ＋、ＩＮ－　クロック信号

Claims (8)

  1. 　第１の電圧源に接続されたソース、第１の出力ノードに接続されたドレイン、及び第２の出力ノードに接続されたゲートを有する第１のトランジスタと、
    　上記第１の電圧源に接続されたソース、上記第２の出力ノードに接続されたドレイン、及び上記第１の出力ノードに接続されたゲートを有する第２のトランジスタと、
    　上記第２の出力ノードに接続されたドレイン、第２の電圧源に接続されたソース、及び第１の入力ノードに接続されたゲートを有する第３のトランジスタと、
    　上記第１の出力ノードに接続されたドレイン、上記第２の電圧源に接続されたソース、及び第２の入力ノードに接続されたゲートを有する第４のトランジスタと、
    　上記第１の出力ノードに接続されたソース、上記第２の出力ノードに接続されたドレイン、及び第３の入力ノードに接続されたゲートを有する第５のトランジスタと、
    を備えていることを特徴とするラッチ回路。
  2. 　請求項１に記載のラッチ回路を２つ備えており、
    　上記ラッチ回路は、２段に亘り縦続接続されており、
    　２段目のラッチ回路の第１及び第２の出力ノードが１段目のラッチ回路の第２及び第１の入力ノードにそれぞれ接続されている、ことを特徴とする分周回路。
  3. 　請求項１に記載のラッチ回路を４つ備えており、
    　上記ラッチ回路は、４段に亘り縦続接続されており、
    　４段目のラッチ回路の第１及び第２の出力ノードが１段目のラッチ回路の第２及び第１の入力ノードにそれぞれ接続されている、ことを特徴とする分周回路。
  4. 　請求項１に記載のラッチ回路を６つ備えており、
    　上記ラッチ回路は、６段に亘り縦続接続されており、
    　１段目、３段目、及び５段目のラッチ回路の第３の入力ノードには、第１のクロック信号が入力され、２段目、４段目、及び６段目のラッチ回路の第３の入力ノードには、第２のクロック信号が入力され、
    　４段目のラッチ回路の第２の出力ノードの出力信号と、６段目のラッチ回路の第２の出力ノードの出力信号との否定論理和をとって得られる信号を第１の出力信号として出力し、４段目のラッチ回路の第１の出力ノードの出力信号と、６段目のラッチ回路の第１の出力ノードの出力信号との否定論理積をとって得られる信号を第２の出力信号として出力する論理回路と、
    　外部から供給される制御信号の値に応じて、４段目のラッチ回路の第１の出力ノードの出力信号、及び上記論理回路が出力する第１の出力信号の何れかを、１段目のラッチ回路の第２の入力ノードに入力する信号として選択すると共に、当該制御信号の値に応じて、４段目のラッチ回路の第２の出力ノードの出力信号、及び上記論理回路が出力する第２の出力信号の何れかを、１段目のラッチ回路の第１の入力ノードに入力する信号として選択する第１のセレクタと、
    を更に備えていることを特徴とする分周回路。
  5. 　請求項４に記載の分周回路と、
    　上記分周回路の２段目のラッチ回路の第１及び第２の出力ノードの出力信号が入力される２分周回路と、
    　外部から供給される制御信号の値に応じて、上記２分周回路の出力信号及び外部から供給される分周数設定信号の何れかを上記セレクタに対する制御信号として選択する、上記第１のセレクタとは異なる第２のセレクタと、
    を備えていることを特徴とする分周回路。
  6. 　請求項１に記載のラッチ回路を６つ備えており、
    　上記ラッチ回路は、６段に亘り縦続接続されており、
    　１段目、３段目、及び５段目のラッチ回路の第３の入力ノードには、第１のクロック信号が入力され、２段目、４段目、及び６段目のラッチ回路の第３の入力ノードには、第２のクロック信号が入力され、
    　４段目のラッチ回路の第２の出力ノードの出力信号と、６段目のラッチ回路の第２の出力ノードの出力信号との否定論理和をとって得られる信号を第１の出力信号として出力し、４段目のラッチ回路の第１の出力ノードの出力信号と、６段目のラッチ回路の第１の出力ノードの出力信号との否定論理積をとって得られる信号を第２の出力信号として出力する論理回路と、
    　外部から供給される制御信号の値に応じて、６段目のラッチ回路の第１の出力ノードの出力信号、及び上記論理回路が出力する第１の出力信号の何れかを、１段目のラッチ回路の第２の入力ノードに入力する信号として選択すると共に、当該制御信号の値に応じて、６段目のラッチ回路の第２の出力ノードの出力信号、及び上記論理回路が出力する第２の出力信号の何れかを、１段目のラッチ回路の第１の入力ノードに入力する信号として選択する第１のセレクタと、
    を更に備えていることを特徴とする分周回路。
  7. 　請求項６に記載の分周回路と、
    　上記分周回路の２段目のラッチ回路の第１及び第２の出力ノードの出力信号が入力される２分周回路と、
    　外部から供給される制御信号の値に応じて、上記２分周回路の出力信号及び外部から供給される分周数設定信号の何れかを上記セレクタに対する制御信号として選択する、上記第１のセレクタとは異なる第２のセレクタと、
    を備えていることを特徴とする分周回路。
  8. 　請求項２～７の何れか１項に記載の分周回路を用いたＰＬＬ周波数シンセサイザ。
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