JP2003198522A - 消費電力を低減するための手段を備えた位相切り替えデュアル−モジュラス・プリスケーラ回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路の消費電力を低減する手段を有する高速
デュアル−モジュラス・プリスケーラ回路を提供するこ
と。 【解決手段】 本回路は、直列に接続された非同期タイ
プの複数の２分周器、それらの２分周器のうちの２つ
（１０，１２ａ）の間に挿入された位相セレクタ・ユニ
ット（１１）、および第１の制御信号（Ｓ０，Ｓ１，Ｓ
２，Ｃ１，Ｃ２）を、選択されたモードの関数としてセ
レクタ・ユニットに供給するための制御ユニットを備え
る。前記制御ユニットは、互いに関して９０°の位相シ
フトが行われた４つの信号を最初のマスタ−スレーブ分
周器から受け取り、４つの位相シフト後の信号のうちの
選択された１つを出力する。セレクタ・ユニットは、２
つの第１の位相シフト後の信号（Ｆ２Ｉ，Ｆ２Ｉｂ）を
受け取る第１の増幅ブランチ（２１）、２つの第２の位
相シフト後の信号（Ｆ２Ｑ，Ｆ２Ｑｂ）を受け取る第２
の増幅ブランチ（２２）、および各ブランチに接続され
た選択エレメント（２３）を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、省電力のための手
段を備えた位相切り替えデュアル−モジュラス・プリス
ケーラ回路に関する。

【０００２】

【従来の技術】デュアル−モジュラス・プリスケーラま
たは分周カウンタ回路は、周波数合成器の一部を構成す
る。この種の回路は、少なくとも１つの高周波信号の周
波数を、第１の選択されたモードにおいては因数Ｎによ
り分周し、第２の選択されたモードにおいては因数Ｎ＋
Ｍにより分周する。これには、いくつかの直列に接続さ
れた、非同期タイプの２分周器が備わる。この種の２分
周器の１つは、位相が反対の２つの入力信号を受け取
り、互いに９０°の位相シフトが行われた４つの信号を
供給するマスタ−スレーブ・タイプである。またこの回
路は、２つの２分周器の間に挿入されて１番目のマスタ
−スレーブ分周器の４つの位相シフト後の信号を受け取
り、選択された４つの位相シフト後の信号の１つを２番
目の分周器に供給する位相セレクタ・ユニットを備え
る。このセレクタ・ユニットの２つの選択ブランチは、
それぞれ４つの位相シフト後の信号のうちの２つを受け
取る。各ブランチには、セレクタ・ユニットの選択エレ
メントが接続されており、選択されたモードの関数とし
て決定される分周周期内に、選択された４つの位相シフ
ト後の信号の１つを前記ユニットの出力に提供する。位
相シフト後の信号の選択については、制御ユニットによ
って第１の制御信号が２つのブランチをはじめ選択エレ
メントに提供される。

【０００３】周波数合成器は、ワイヤレス通信システム
において、あるいはより一般的に言えば通信システムに
使用され、高周波信号を提供する。高周波信号は、たと
えば受信したＲＦ信号の復調のための使用に適してい
る。

【０００４】図１は、デュアル−モジュラス・プリスケ
ーラ回路を伴う従来の周波数合成器の実施形態を示して
いる。このシンセサイザは、第一に、基準発振器を含ん
でいるが、ここには図示されていない。その発振器は、
周波数の安定した基準信号Ｆｒｅｆを位相および周波数
検出器２に供給する。この検出器２は、さらに、デュア
ル−モジュラス・プリスケーラ回路５から分周後の周波
数信号Ｆｄｉｖも供給されて、基準信号と分周後の周波
数信号の比較を行う。信号ＦｒｅｆおよびＦｄｉｖにお
ける位相および周波数の差の関数として、この検出器
は、比較信号を電圧制御発振器（ＶＣＯ）４に接続され
たローパス・フィルタ３に供給する。この電圧制御発振
器は、ローパス・フィルタから出力された電圧制御信号
を受け取り、その結果、この発振器が、信号Ｆｒｅｆと
Ｆｄｉｖの間の比較に応じた少なくとも１つの高周波信
号を出力する。

【０００５】電圧制御発振器は、位相が反対の２つの高
周波信号ＦｓおよびＦｓｂをフェーズ・ロック・ループ
内のプリスケーラ回路５に提供する差動タイプの発振器
とすることができる。したがって、高周波信号Ｆｓおよ
びＦｓｂのうちの少なくとも一方を、たとえば、無線周
波数信号受信機内における復調動作に使用することがで
きる。

【０００６】デュアル−モジュラス・プリスケーラ回路
５は、選択されたモードに応じた分周因数で周波数を分
周する能力を有している。これを行うためには、２つの
カウンタＡ、Ｂを備えたロジック回路が使用されて、プ
リスケーラ回路にモード選択が供給される。このロジッ
ク回路６は、この技術分野においては周知であり、マイ
クロプロセッサならびに分周後の周波数信号Ｆｄｉｖに
よって制御される。２つのカウンタＡ、Ｂは、理論上
は、同一のクロック信号によって同期してクロックされ
るが、ゼロ・リセットまでの各カウンタによるカウント
数が異なる。つまり、これによってロジック回路６は、
所定の周期内において分周モードを変更するようにモー
ド信号をプリスケーラ回路に供給することができる。

【０００７】いくつかのデュアル−モジュラス・タイプ
のプリスケーラ回路の例がすでに提案されているが、そ
れらの回路には高速動作が要求されることから、シンプ
ルな固定分周比の分周器に比べて、それらの設計がより
困難なものとなっている。この困難の１つに、第１およ
び第２の分周因数に応じた周波数分周を獲得するため
に、回路のロジック部分が回路全体を低速化させること
が挙げられる。

【０００８】従来の、高速動作が要求されるデュアル−
モジュラス・プリスケーラ回路は、分周因数の選択のた
めの第１の同期分周部分と第２の非同期部分を有する。
最初の同期分周部分が、もっとも高い周波数において動
作する唯一の部分になる。第１の分周器部分に含まれる
いくつかのフリップフロップが同一の信号によって、つ
まり高周波信号である同一の信号によって同期され、高
い消費電流を必要とするので、この回路は欠点となり得
る。

【０００９】米国特許第６，０６７，３３９号は、この
種のデュアル−モジュラス・プリスケーラ回路を開示し
ている。この回路は、選択されたモードの関数として２
つの分周因数に応じた周波数分周の実行を可能にする。
たとえば、選択されたモードに応じて、因数を６４もし
くは６５、あるいは１２８もしくは１３０に等しくする
ことができる。この回路は、直列に接続された複数の２
分周器を備えており、１つの分周器ユニットが４によ
る、もしくは５による分周を同期して実行する一方、残
りは非同期タイプ分周器になる。

【００１０】この同期分周器ユニットは、この回路によ
る、２つの分周因数のうちの選択された一方を用いた高
周波信号の分周を可能にするために、所定数のロジック
・パーツを伴って構成される。そのユニットには、第１
の２分周器の出力信号である同一のクロック信号によっ
てクロックされる２つのＤタイプのフリップフロップが
含まれる。しかしながら、このユニットのフリップフロ
ップの１つは、６５による、もしくは１３０による分周
因数を獲得するためにだけ使用される。

【００１１】通常、このタイプの同期分周器ユニット
は、高周波信号を直接受け取ることが意図されている。
したがって、この種のプリスケーラ回路の消費電力を抑
えることが望まれている場合には、複数のフリップフロ
ップが高周波で動作することが欠点となる。この問題に
対する１つの解決策は、米国特許第６，０３７，３３９
号に開示された回路によって部分的に与えられている。
それには、同期分周器ユニットの手前に非同期タイプの
第１の２分周器が配置される。しかしながら、この第１
の分周器は、高周波信号を２によって分周するだけであ
り、それは、このユニットが、いまだ高すぎる周波数に
おいて動作しなければならないことを意味する。

【００１２】この種の回路に伴う別の欠点は、特に第１
の２分周器が高周波信号の周波数を下げるために使用さ
れているとすれば、２つの分周因数に応じた周波数分周
の正確な調整ができないことである。つまり、互いがよ
り近づいた周波数分周を提供することが不可能になる。

【００１３】同期分周器ユニットの使用を回避するため
に、１９９６年７月７日号に公開されたＩＥＥＥ ｉｎ
ｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ｊｏｕｒｎａｌ
（ＩＥＥＥ集積回路ジャーナル）第３１巻、Ｊａｎ Ｃ
ｒａｎｉｎｃｋｘ（ジャン・クラニンクス）およびＭｉ
ｃｈｉｅｌ Ｓ．Ｊ．Ｓｔｅｙａｅｒｔ（マイケルＳ．
Ｊ．ステヤート）両氏による論文において、デュアル−
モジュラス・プリスケーラ回路が紹介されている。この
デュアル−モジュラス・プリスケーラ回路は、直列接続
された非同期タイプの２分周器だけを備える。つまり、
このデュアル−モジュラス回路は、位相セレクタ・ユニ
ットによって割り込まれる７つの２分周器のチェーンを
備え、１２８もしくは１２９による周波数分周を可能に
する。最初の２分周器だけがもっとも高い周波数におい
て、言い換えると、少なくとも１つの受け取った高周波
信号Ｆｉｎにおいて動作する。

【００１４】最初の２分周器には、２番目のマスタ−ス
レーブ・タイプの２分周器が接続されている。この２番
目のマスタ−スレーブ分周器は、最初の分周器によって
供給された位相が反対の２つの信号を基礎として、互い
に関して９０°の位相シフトが行われた４つの信号を位
相セレクタ・ユニットに供給する。マスタ−スレーブ分
周器によって供給された４つの信号の最初の信号に関し
て言えば、残りの信号は、９０°、１８０°および２７
０°の位相シフトを受ける。セレクタ・ユニットは、４
つの位相シフトが行われた信号の増幅ならびに選択を行
うための２つの差動増幅器、および４つの信号のうちの
選択された１つを出力に供給するための選択手段を備え
ている。

【００１５】セレクタ・ユニットは、選択されたモード
の関数としてロジック制御ユニットによって制御され
る。第１の選択されたモードにおいては、前記回路が１
２８に等しい分周因数によって高周波信号の周波数の分
周を行わなければならない。この場合、すべての分周周
期に関してセレクタ・ユニットが４つの信号の１つだけ
を選択する。第２の選択されたモードにおいては、前記
回路が１２９に等しい分周因数によって高周波信号の周
波数の分周を行わなければならない。この因数を獲得す
るためには、セレクタ・ユニット内において、制御ユニ
ットによって生成された制御信号の関数として、位相シ
フトが行われた４つの信号のうちの２つの信号の間の位
相切り替えが行われる。つまり各分周周期において、２
番目の分周器によって供給された第１の信号と、第１の
信号に対して９０°の位相遅延のある第２の信号の間の
位相切り替えが行われる。これを目的として、制御ユニ
ットが最後の２分周器の出力によってクロックされ、そ
の結果、各分周周期における位相切り替えのための制御
信号が位相セレクタ・ユニットに供給される。

【００１６】選択されたモードの関数として制御ユニッ
トの状態を変更するために、ＮＡＮＤ（ナンド）タイプ
のロジック・ゲートが、モード信号および最後の２分周
器からの出力信号を受け取る。モード信号が０の値を有
している場合には、制御ユニットにおける出力信号内の
変化が影響をもたらさない。それに対して、モード信号
が１の値を有している場合には、出力信号がＮＡＮＤゲ
ートによって反転されて制御ユニットをクロックし、セ
レクタ・ユニットによる信号の位相切り替えの実行が可
能になる。

【００１７】この種のロジック・ゲートならびにＮＡＮ
Ｄゲートの構成における１つの欠点は、セレクタ・ユニ
ットの制御部分が完全に同期タイプではなくなることで
ある。その結果、ロジック信号の切り替え遅延を生じる
可能性があり、その種の遅延が、セレクタ・ユニットの
出力における信号の位相切り替えの間の、電位の低下を
防止できるとしてもそれは望ましくない。

【００１８】Ｃｒａｎｉｎｃｋｘ（クラニンクス）およ
びＳｔｅｙａｅｒｔ（ステヤート）両氏による論文に開
示された解決策のもう１つの欠点は、セレクタ・ユニッ
トの増幅器が、比較的高い周波数信号を増幅するため
に、かなりの量の電流を消費することである。つまり、
分周器チェーン内の２つの２分周器の間に挿入されるセ
レクタ・ユニットの本質的な目的が、従来のデュアル−
モジュラス・プリスケーラ回路に関する回路の消費電力
を低減することではないことになる。

【００１９】

【特許文献１】米国特許第６，０６７，３３９号

【特許文献２】米国特許第６，０３７，３３９号

【非特許文献１】Ｊａｎ Ｃｒａｎｉｎｃｋｘ（ジャン
・クラニンクス）およびＭｉｃｈｉｅｌＳ．Ｊ．Ｓｔｅ
ｙａｅｒｔ（マイケルＳ．Ｊ．ステヤート）両氏著：Ｉ
ＥＥＥｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ｊｏｕ
ｒｎａｌ（ＩＥＥＥ集積回路ジャーナル）第３１巻

【００２０】

【発明が解決しようとする課題】したがって、本発明の
主要な目的は、回路の消費電力を低減するための手段を
有する高速デュアル−モジュラス・プリスケーラ回路を
提供することによって、従来技術の欠点を克服すること
である。

【００２１】

【課題を解決するための手段】そのため本発明は、前述
のタイプのデュアル−モジュラス・プリスケーラ回路に
関し、それにおいてセレクタ・ユニット内には、制御ユ
ニットから供給される第２の制御信号によって制御され
るスイッチング手段が備わり、一方の選択ブランチの電
源を、他方のブランチが選択されて、４つの位相シフト
が行われた信号の１つをセレクタ・ユニットの出力に供
給している期間内において遮断する。

【００２２】本発明に従ったデュアル−モジュラス・プ
リスケーラ回路の１つの利点は、回路の速度ならびに切
り替えの間における信号の安定性に影響を及ぼすことな
く、セレクタ・ユニットの電流を大幅に低減できること
である。消費電流の低下は、第１の選択されたモードに
おいては５０％を、第２の選択されたモードにおいては
２０〜３０％を達成することが可能である。

【００２３】第１の選択されたモードにおいては、高周
波信号の周波数が、たとえば６４に等しい因数Ｎによっ
て分周される。第２の選択されたモードにおいては、高
周波信号の周波数が、たとえば６４．５に等しい因数Ｎ
＋Ｍによって分周される。したがって第１のモードで
は、各分周期間において、セレクタ・ユニットの増幅ブ
ランチの一方に電力供給され、他方のブランチが電源か
ら遮断される。それに対して、第２の選択されたモード
では、各分周期間において、増幅ブランチに対する電力
供給と電源からの遮断が逆転して、あるいは交互に行わ
れる。遮断されたブランチには、通常、ブランチの間の
切り替えに先行する所定の時間的期間内に電力供給を行
う必要があり、そのことから消費電力の節約が２０〜３
０％にしかならない。

【００２４】本発明に従ったデュアル−モジュラス・プ
リスケーラ回路のもう１つの利点は、充分に近い分周因
数を有することが可能になることであり、その結果、周
波数合成器のフェーズ・ロック・ループ内において、高
周波信号の周波数を精密に調整することが可能になる。

【００２５】本発明に従ったデュアル−モジュラス・プ
リスケーラ回路のさらに別の利点は、制御ユニットがよ
り後方の出力信号、つまり分周器のチェーンの最後から
２番目の２分周器の出力信号に対応するクロック信号に
よって同期してクロックされることである。したがっ
て、このクロック信号は、制御ユニット内の動作をクロ
ックするために中断されることはない。さらに、前記制
御ユニットによって生成される制御信号から、擾乱およ
び／または遅延が排除される。各制御信号は、各ブラン
チの増幅器について、信号内におけるそれぞれの変更が
セレクタ・ユニットの選択エレメントによって選択され
る前に安定化される。

【００２６】ここで、分周器のチェーン内における２分
周器の使用、特に非同期タイプのその使用が、前記高速
デュアル−モジュラス・プリスケーラ回路の製造を容易
にすることに注意が必要である。

【００２７】デュアル−モジュラス・プリスケーラ回路
の目的、利点ならびに特徴は、以下の図に示された実施
態様の説明からより明らかなものとなろう。

【００２８】

【発明の実施の形態】以下の説明において、デュアル−
モジュラス・プリスケーラ回路の、この技術分野の当業
者に周知のすべてのコンポーネントについては、詳細な
説明を省略する。しかしながら以下の説明には、消費電
力の低減を可能にする手段、およびその種の回路におけ
る信号の切り替えの間に防止する必要があるすべての問
題についての詳細が提供されている。

【００２９】図１を参照して説明を前述したように、デ
ュアル−モジュラス・プリスケーラ回路は周波数合成器
の制御ループ内に使用される。このシンセサイザは、た
とえば近距離ワイヤレス通信用の小型ポータブル・デバ
イスに適した無線周波数送信機および／または受信機に
使用することができる。近距離通信用の無線周波数信号
の周波数は、０．５ＧＨｚに達し、たとえば４３４ＭＨ
ｚになる。一般にこのシンセサイザは、無線周波数信号
の復調動作用の高周波信号を供給するために使用され
る。シンセサイザは、たとえば小型のバッテリまたはア
キュームレータを備える腕時計に適合させることができ
る。つまり、シンセサイザの動作期間にわたり、デュア
ル−モジュラス・プリスケーラ回路には、わずかな量の
電流しか消費しないことが要求される。

【００３０】本発明のテーマを構成するデュアル−モジ
ュラス・プリスケーラ回路は、部分的には１９９６年７
月７日号に公開されたｉｎｔｅｇｒａｔｅｄ ｃｉｒｃ
ｕｉｔ ＩＥＥＥ ｊｏｕｒｎａｌ（集積回路ＩＥＥＥ
ジャーナル）第３１巻、Ｊａｎ Ｃｒａｉｎｉｎｃｋｘ
（ジャン・クライニンクス）およびＭｉｃｈｉｅｌＳ．
Ｊ．Ｓｔｅｙａｅｒｔ（マイケルＳ．Ｊ．ステヤート）
両氏による論文に示された回路を基礎とする。したがっ
て、本発明のテーマを構成するデュアル−モジュラス・
プリスケーラ回路の特定の等価エレメントの設計詳細に
ついては、前記論文を参照することができる。

【００３１】図２に、デュアル−モジュラス・プリスケ
ーラ回路５の各種エレメントを示す。この回路には、第
１の選択されたモードにおいて因数Ｎによる分周を、第
２の選択されたモードにおいて因数Ｎ＋Ｍによる分周を
行うことが意図されている。好ましくは因数Ｎを２のべ
き乗である６４に等しく設定し、Ｎ＋Ｍを６４．５に等
しく設定する。当然のことではあるが、このほかの分周
因数の値を選択することも可能である。セレクタ・ユニ
ットが、たとえば２番目と３番目の２分周器の間に挿入
される場合には、分周因数が６４または６５になる。

【００３２】デュアル−モジュラス・プリスケーラ回路
５は、非同期２分周器１０、１２の２つの間に挿入され
る位相セレクタ・ユニット１１、およびセレクタ・ユニ
ットに接続されて、選択されたモードに応じた制御信号
ＣＳをそれに供給する位相制御ユニット１３を備えてい
る。

【００３３】最初の２分周器１０は、マスタ−スレーブ
分周器である。この分周器は、位相セレクタ・ユニット
１１に、互いに関して９０°の４つの位相シフトが行わ
れた信号Ｆ２Ｉ、Ｆ２Ｉｂ、Ｆ２Ｑ、およびＦ２Ｑｂ
を、位相が反対の２つの高周波信号Ｆｓ、Ｆｓｂの関数
として供給する。これら２つの高周波信号は、シンセサ
イザの差動電圧制御発振器（ＶＣＯ）によって供給され
る。ここで注意が必要であるが、この最初のマスタ−ス
レーブ分周器は、もっとも高い周波数で動作する唯一の
エレメントである。

【００３４】位相セレクタ・ユニット１１は、より詳細
については図３を参照して後述するが、最初のマスタ−
スレーブ分周器１０と分周器ユニット１２の最初の２分
周器の間に挿入されている。第１の選択されたモードで
は、位相セレクタ・ユニット１１内において位相切り替
えを生じない。したがって、セレクタ・ユニットが行う
ことは、４つの位相シフト後の信号のうちの１つを選択
し、選択した位相シフト後の信号として同じ周波数の出
力信号Ｆ２を供給するだけである。同じ位相シフト後の
信号が、各分周周期においてセレクタ・ユニットの出力
信号Ｆ２を構成する。この分周周期は、プリスケーラ回
路の出力における分周後の周波数信号Ｆｄｉｖの周波数
に関して定義される。この第１のモードにおいては、制
御ユニットから供給される制御信号ＣＳが時間的に変化
しない。

【００３５】第２の選択されたモードでは、各分周周期
の最後にセレクタ・ユニット内において位相切り替えを
生じる。セレクタ・ユニット内の位相切り替えは、セレ
クタ・ユニットの入力において受け取った第１の信号
と、９０°の位相遅延のある第２の信号の間の遷移に対
応する。したがって、位相セレクタ・ユニット１１は、
制御信号ＣＳを受け取るが、そのうちのいくつかは、各
分周周期１／Ｆｄｉｖにおいて、位相切り替えのために
状態を変化させる。各位相シフト後の信号の間の位相差
が９０°であり、セレクタ・ユニットに先行する２分周
器が１つだけであることから、したがって分周因数を６
４．５に等しくすることが可能になる。本発明において
は、セレクタ・ユニットに関連づけされている６つの２
分周器が使用され、この種の因数が獲得される。位相切
り替え、すなわち各分周周期における、４つの位相シフ
ト後の信号のうちの２つの間の遷移については、特に図
５ａを参照して説明する。

【００３６】位相セレクタ・ユニット１１から出力され
る出力信号Ｆ２の周波数は、分周器ユニット１２の１６
分周器１２ａによって分周される。この１６分周器は、
単に、直列に接続された４つの非同期タイプの２分周器
である。この１６分周器の出力信号２Ｆｄｉｖは、制御
ユニットによって処理される動作をクロックするため
に、位相制御ユニット１３のクロック信号として使用さ
れることになる。最終的に、分周器ユニット１２の最後
の２分周器１２ｂからは、周波数合成器の位相および周
波数検出器における比較に必要な分周後の周波数信号Ｆ
ｄｉｖが提供される。

【００３７】位相セレクタ・ユニットは、特に消費電力
を低減するためのこの回路の主要エレメントであり、そ
れについて次に図３を参照して説明する。この位相セレ
クタ・ユニット１１は、２つの選択ブランチから構成さ
れる。これらの増幅ブランチは、それぞれ差動増幅器２
１および２２を備えている。各増幅器２１または２２
は、最初のマスタ−スレーブ分周器から出力された４つ
の位相シフト後の信号のうちの２つを受け取る。この分
周器の信号が相対的に低い振幅を有していることから、
これら２つのブランチ増幅器を使用してその信号の増幅
を行わなければならない。

【００３８】増幅器２１は、たとえば正および負の位相
信号Ｆ２ＩおよびＦ２Ｉｂ、つまり２つの第１の反対の
位相を持つ信号を受け取り、増幅器２２は、正および負
の直交信号Ｆ２ＱおよびＦ２Ｑｂ、つまり２つの第２の
反対の位相を持つ信号を受け取る。２つの信号からの一
方の選択は、各ブランチ内において、第１の制御信号Ｓ
１、Ｓ２を使用して行われる。制御信号Ｓ１は、信号Ｆ
２Ｉもしくは信号Ｆ２Ｉｂのいずれか一方の選択を可能
にする。制御信号Ｓ１が０の値を有しているとき、増幅
器２１によって信号Ｆ２Ｉの増幅ならびに選択が行わ
れ、制御信号Ｓ１が１の値を有しているとき、増幅器２
１によって逆の信号Ｆ２Ｉｂの増幅ならびに選択が行わ
れる。同様に、制御信号Ｓ２は、信号Ｆ２Ｑもしくは信
号Ｆ２Ｑｂのいずれか一方の選択を可能にする。制御信
号Ｓ２が０の値を有しているとき、増幅器２２によって
信号Ｆ２Ｑの増幅ならびに選択が行われ、制御信号Ｓ２
が１の値を有しているとき、増幅器２２によって逆の信
号Ｆ２Ｑｂの増幅ならびに選択が行われる。各増幅器に
関する位相シフト後の信号の選択が変更可能なことは明
らかであるが、本発明については、それぞれの増幅器に
ついて上記のように信号を選択するとが好ましい。

【００３９】これらの増幅器は、たとえば、それぞれ電
流源２５および２７によって電力供給され、その電流値
Ｉｐは、このデュアル−モジュラス・プリスケーラ回路
の迅速な動作を保証できる充分な大きさを有していなけ
ればならない。したがって、プリスケーラ回路の消費電
力を低減するために、電源のカット・オフ、すなわちそ
の分周周期において使用されていない一方のブランチの
増幅器の電流源を遮断することが推奨される。これを行
うために、第１のブランチにおいては、第１のスイッチ
２４が電流源２５の端子と増幅器２１の電源用端子の間
に接続されている。第２のブランチにおいては、第２の
スイッチ２６が電流源２７の端子と増幅器２２の電源用
端子の間に接続されている。

【００４０】スイッチ２４、２６は、位相制御ユニット
が生成する第２の制御信号によって制御され、各電流源
２５、２７の接続もしくは遮断を行う。第１のブランチ
においては、制御信号Ｃ１が１のとき、スイッチ２４が
閉じて電流源２５から増幅器２１への電力供給が可能に
なり、制御信号Ｃ１が０のとき、スイッチ２４が開いて
増幅器２１への電力供給が遮断される。第２のブランチ
においては、制御信号Ｃ２が１のとき、スイッチ２６が
閉じて電流源２７から増幅器２２への電力供給が可能に
なり、制御信号Ｃ２が０のとき、スイッチ２６が開いて
増幅器２２への電力供給が遮断される。

【００４１】すでに前述したように、少なくとも１つの
分周周期において使用されない各ブランチが電源から遮
断される。第１の選択されたモードでは、各分周周期に
おいて２つのスイッチのうちの一方２４または２６が開
いたままとなり、他方が閉じたままになる。これによ
り、セレクタ・ユニットにおける消費電力の約５０％が
節約される。第２の選択されたモードでは、理論上、各
分周周期の後に２つのスイッチ２４および２６の開と閉
の逆転または交代が行われて、それぞれの使用されない
ブランチが電源から遮断される。しかしながら、続く分
周周期において、遮断されているブランチの位相シフト
後の信号の１つが選択されるとき、遮断されているブラ
ンチのスイッチを、そのブランチの信号の選択に所定時
間だけ先行して閉じなければならない。この期間は、分
周周期の半分に等しくすることができる。これは、信号
を安定化させて、位相切り替えの間の問題を防止するた
めに必要になる。

【００４２】セレクタ・ユニット内に使用されているス
イッチ２４、２６は、ＭＯＳタイプのトランジスタ、た
とえばＮＭＯＳとすることができる。各トランジスタの
ゲートが１のとき、そのトランジスタが導通し、対応す
る増幅器への電力供給が可能になる。各トランジスタの
ゲートが０のとき、対応する増幅器への電力供給は行わ
れない。当然のことながら、別のタイプのスイッチを使
用することも可能である。同様に、電流源によって各増
幅器に電力を供給することに代えて、電圧源を使用する
こともできる。その場合は、各スイッチを、たとえば電
圧源の正の端子と、対応する増幅器の電源端子の間に配
置することになる。

【００４３】位相セレクタ・ユニット１１は、さらにそ
のユニットの出力に供給されることになる位相シフト後
の信号の１つを選択するためのエレメント２３を備えて
いる。この選択エレメントは、たとえばマルチプレクサ
とすることができる。選択エレメントは、信号ＦＩおよ
びＦＱをそれぞれのブランチから受け取り、さらに第１
の制御信号の一部をなす制御信号Ｓ０を受け取る。この
信号Ｓ０によって選択エレメント２３は、出力に供給さ
れることになる信号ＦＩおよびＦＱの一方もしくは他方
を選択することが可能になる。

【００４４】プリスケーラまたは分周カウンタ回路が第
２の選択されたモードにあるときの、第１および第２の
制御信号の状態を図５ｂに示す。ここで気づかれよう
が、この図において、選択された位相シフト後の信号の
１つを供給することになるブランチを選択する前に、２
つの信号Ｃ１およびＣ２がそれぞれ状態１になる。制御
信号Ｓ０が０の状態から１の状態に移り、第２のブラン
チの信号の１つを選択するとき、たとえば分周周期の半
分の時間だけ手前において信号Ｃ２を１の状態にするこ
とによって、このブランチに対する電力供給をあらかじ
め復帰させなければならない。制御信号Ｓ０が１の状態
から０の状態に移り、第１のブランチの信号の１つを選
択する場合においても、たとえば分周周期の半分の時間
だけ手前において信号Ｃ１を１の状態にすることによっ
て、このブランチに対する電力供給をあらかじめ復帰さ
せなければならない。したがって、使用されていないブ
ランチは、分周周期の半分の時間にわたって電源から遮
断される。そのため、この第２のモードにおける電流の
節約は、約２０〜３０％の間となる。

【００４５】次に、図４ａおよび４ｂを参照して、位相
制御ユニットの２つの実施態様について説明する。

【００４６】図４ａに示されている位相制御ユニット１
３は、モード信号の状態に応じて制御信号Ｓ０、Ｓ１、
Ｓ２、Ｃ１、Ｃ２をセレクタ・ユニットに供給するよう
に構成することができる。この第１の実施形態において
は、位相制御ユニット１３がシーケンシャル・ロジック
部分および結合ロジック部分を備えている。シーケンシ
ャル・ロジック部分は、３つのフリップフロップ３１、
３４、３８を備え、結合ロジック部分は、ロジック・ゲ
ート３２、３３、３５、３６、３７、３９〜４３の配列
を備える。ここで注意が必要であるが、シーケンシャル
・ロジック部分は、単一のクロック信号２Ｆｄｉｖによ
って同期してクロックされる。このクロック信号は、最
後から２番目の２分周器のチェーンの出力信号である。

【００４７】モード信号が１の状態のときには、すべて
のＤタイプのフリップフロップが、信号２Ｆｄｉｖによ
って生成される各クロック・ストロークにおいて、入力
信号の状態をそれぞれの出力Ｑに伝える。それに対して
モード信号が０の状態のときには、信号２Ｆｄｉｖによ
って生成される各クロック・ストロークにおいて各フリ
ップフロップの出力が変化しない。

【００４８】フリップフロップ３１の出力Ｑとその入力
Ｄの間にはインバータ３２が接続されており、その結
果、そのインバータによって出力信号Ｒが反転されて信
号Ｒｉｎｖが得られる。つまり、各クロック・ストロー
クにおいて、信号Ｒの状態が変化する。これは、信号Ｒ
ｉｎｖがハイ状態にあるときロー状態からハイ状態に遷
移し、信号Ｒｉｎｖがロー状態にあるときハイ状態から
ロー状態に遷移する。

【００４９】ＸＯＲ（エクスクルーシブ・オア）ロジッ
ク・ゲート３３は、入力において信号Ｒおよび２番目の
フリップフロップ３４からの出力信号Ｑを受け取り、２
番目のフリップフロップの入力に信号Ｒ１を出力する。
ＡＮＤ（アンド）ロジック・ゲート３５は、入力におい
て信号Ｒおよび２番目のフリップフロップからの出力信
号Ｑを受け取り、信号ＲＳ０を出力する。ＸＯＲロジッ
ク・ゲート３６は、ロジック・ゲート３５から信号ＲＳ
０を３番目のフリップフロップ３８からの出力信号Ｑを
受け取り、３番目のフリップフロップの入力に信号Ｒ２
を供給する。

【００５０】制御信号Ｓ０は、２番目のフリップフロッ
プ３４の出力信号Ｑに対応する。制御信号Ｓ１は、ＸＯ
Ｒロジック・ゲート３７から得られ、その入力は、信号
Ｓ０および３番目のフリップフロップ３８の出力信号Ｑ
を受け取る。最終的に、制御信号Ｓ２は、３番目のフリ
ップフロップ３８の出力信号Ｑに対応する。

【００５１】第２の制御信号Ｃ１およびＣ２は、制御信
号Ｓ０および最初のフリップフロップ３１の出力信号Ｒ
を基礎として獲得される。ＯＲ（オア）ロジック・ゲー
ト４１は、信号Ｒと、インバータ４０によって反転され
た制御信号Ｓ０から得られた信号Ｓ０ｂを加算し、信号
ＰＷＲ＿Ｉを供給する。ＯＲロジック・ゲート３９は信
号Ｒと制御信号Ｓ０を加算し、信号ＰＷＲ＿Ｑを供給す
る。

【００５２】マルチプレクサ４３は信号Ｓ０ｂならびに
信号ＰＷＲ＿Ｉを受け取る。モードが１であれば、この
マルチプレクサ４３が制御信号Ｃ１として信号ＰＷＲ＿
Ｉを供給する。モードが０であれば、このマルチプレク
サが制御信号Ｃ１として信号Ｓ０ｂを供給する。

【００５３】マルチプレクサ４２は信号Ｓ０ならびに信
号ＰＷＲ＿Ｑを受け取る。モードが１であれば、このマ
ルチプレクサ４２が制御信号Ｃ２として信号ＰＷＲ＿Ｑ
を供給する。モードが０であれば、このマルチプレクサ
４２が制御信号Ｃ２として信号Ｓ０を供給する。

【００５４】第２の選択されたモードにおける各制御信
号の状態、つまりモード信号が１の状態のときの各制御
信号の状態を前述した図５ａに示す。

【００５５】この制御ユニットが比較的複雑であるこ
と、および制御信号を供給するためのフリップフロップ
ならびにロジック・ゲートの数が多いことにも関わら
ず、電力が節約される。制御ユニットは、各ブランチの
増幅器の入力に印加される位相シフト後の信号の１６分
の１を下回る周波数を有する信号によって動作する。こ
のユニット１３のフリップフロップならびにロジック・
ゲートの低い消費電流は、位相セレクタ・ユニット１１
に比べると、デュアル−モジュラス・プリスケーラ回路
の消費電力に非常にわずかな影響しか及ぼさない。

【００５６】図４ｂに示されている位相制御ユニット１
３は、モード信号の状態に応じて制御信号Ｃ１、Ｃ２、
Ｓ０、Ｓ１、およびＳ２を位相セレクタ・ユニットに供
給するように構成することができる。この第２の実施形
態においては、位相制御ユニット１３が、図示していな
いカウンタおよびＲＯＭタイプの不揮発性メモリを備え
ている。

【００５７】ＲＯＭメモリは、所定数のメモリ位置を有
し、そこに所定の時点における各制御信号の状態を表す
５ビットのバイナリ・ワードがストアされている。第２
の選択されたモードにおいては、すべてのメモリ位置
を、カウンタによって連続的に、循環してアドレスする
ことができる。つまり、このカウンタは、各クロック・
ストロークにおいて、メモリ位置ｍ１からｍ８までの先
行するアドレスから、連続する次のアドレスに遷移す
る。このクロック信号は、分周器のチェーンの最後から
２番目の２分周器の出力信号２Ｆｄｉｖによって生成さ
れる。したがって制御信号は、各クロック・ストローク
において、先行するメモリ位置から続くメモリ位置に遷
移することによって状態を変化させる。第１の選択され
たモードにおいては、唯一のメモリ位置が選択され、一
方のアクティブなブランチが選択された信号を供給して
いる間、他方のブランチが遮断される。たとえば、モー
ドが０であるとき、アドレスｍ１におけるメモリ位置を
選択することができる。

【００５８】このＲＯＭメモリを伴う制御ユニットにつ
いては、それがこの技術分野における当業者の一般的な
知識の一部をなすことから、これ以上の詳細な説明を省
略する。

【００５９】次に、制御信号の関数として行われる位相
セレクタ・ユニット内の位相シフト後の信号の切り替え
について、図５ａを参照して説明する。この図は、セレ
クタ・ユニットにおけるいくつかの信号を詳細に表した
グラフである。各分周周期において、セレクタ・ユニッ
ト内に生じる４つの位相切り替えｐ１〜ｐ４が示されて
いる。

【００６０】グラフにおいては、信号Ｆｓ、Ｆ２Ｉ、Ｆ
２Ｉｂ、Ｆ２Ｑ、およびＦ２Ｑｂが概略で正弦波の形で
示されている。ここで注意が必要であるが、最初のマス
タ−スレーブ分周器が高周波で動作する。それが、矩形
パルス信号ではなく正弦波の形の信号を用いるとより有
利となる理由である。これは、信号が矩形パルスを有す
る場合に周波数スペクトルが過剰に広くなることを防止
し、それによって最初の分周器の消費電力を抑えること
が可能になる。

【００６１】高周波信号Ｆｓは４３４ＭＨｚ台に達する
周波数を有する。最初の２分周器の後は、位相シフト後
の信号Ｆ２Ｉ、Ｆ２Ｑ、Ｆ２Ｉｂ、Ｆ２Ｑｂがすべて、
信号Ｆｓの周波数を２分周した周波数を有する。信号Ｆ
２Ｉを基準にすると、信号Ｆ２Ｑは９０°の位相遅延を
有しており、信号Ｆ２Ｉｂは１８０°の位相遅延を有し
ており、信号Ｆ２Ｑｂは２７０°の位相遅延を有してい
る。つまり各信号Ｆ２Ｉ、Ｆ２Ｑ、Ｆ２Ｉｂ、およびＦ
２Ｑｂは、信号Ｆｓの半分の周期Ｔ０だけ互いに位相シ
フトされていることになる。

【００６２】信号Ｓ２が０の状態であり、信号Ｓ０およ
びＳ１が０の状態から１の状態に遷移するとき、セレク
タ・ユニット内において、第１の位相切り替えｐ１が信
号Ｆ２ＩとＦ２Ｑの間に生じる。したがって、選択され
た位相シフト後の信号の１つを表さなければならない出
力信号Ｆ２は、この位相切り替えに起因して、各分周周
期の終了時に半周期Ｔ０だけ長いパルスを有する。

【００６３】信号Ｓ１が１の状態であり、信号Ｓ０が１
の状態から０の状態に遷移し、かつ信号Ｓ２が０の状態
から１の状態に遷移するとき、セレクタ・ユニット内に
おいて、第２の位相切り替えｐ２が信号Ｆ２ＱとＦ２Ｉ
ｂの間に生じる。この場合においても出力信号Ｆ２は、
この位相切り替えに起因して、各分周周期の終了時に信
号Ｆｓの半周期分だけ長いパルスを有する。

【００６４】信号Ｓ２が１の状態であり、信号Ｓ０が０
の状態から１の状態に遷移し、かつ信号Ｓ１が１の状態
から０の状態に遷移するとき、セレクタ・ユニット内に
おいて、第３の位相切り替えｐ３が信号Ｆ２ＩｂとＦ２
Ｑｂの間に生じる。この場合においても出力信号Ｆ２
は、この位相切り替えに起因して、各分周周期の終了時
に信号Ｆｓの半周期分だけ長いパルスを有する。

【００６５】最後に、信号Ｓ１が０の状態であり、信号
Ｓ０およびＳ２が１の状態から０の状態に遷移すると
き、第４の位相切り替えｐ４が信号Ｆ２ＱｂとＦ２Ｉの
間に生じる。この場合においても出力信号Ｆ２は、この
位相切り替えに起因して、各分周周期の終了時に信号Ｆ
ｓの半周期分だけ長いパルスを有する。

【００６６】このように、各分周周期において信号Ｆ２
のパルスを信号Ｆｓの半周期分だけ長くすることによっ
て、このプリスケーラ回路が６４．５による信号Ｆｓの
分周を行うことは明らかである。

【００６７】さらにここでは、周波数が２ＧＨｚを超え
る高周波信号の周波数の分周が、デュアル−モジュラス
・プリスケーラ回路によって可能になることに注意が必
要である。しかしながら、信号が比較的低い周波数を有
しているとき、位相切り替えの間にある程度の電圧降下
の問題を生じる可能性がある。

【００６８】以上の説明から、当業者であれば、特許請
求の範囲によって定義される本発明の範囲から逸脱する
ことなく、多くのプリスケーラ回路の変形を考えること
が可能である。

【図面の簡単な説明】

【図１】デュアル−モジュラス・プリスケーラ回路を伴
う従来の周波数合成器を示したブロック図である。

【図２】本発明に従ったデュアル−モジュラス・プリス
ケーラ回路を構成する各種エレメントを略図的に示した
ブロック図である。

【図３】本発明に従ったデュアル−モジュラス・プリス
ケーラ回路の位相セレクタ・ユニットのコンポーネント
を示したブロック図である。

【図４ａ】本発明に従ったデュアル−モジュラス・プリ
スケーラ回路に用いられる、複数のフリップフロップな
らびにロジック・ゲートから構成される制御ユニットの
第１の実施形態を示したブロック図である。

【図４ｂ】本発明に従ったデュアル−モジュラス・プリ
スケーラ回路に用いられる、メモリ位置のアドレッシン
グのための不揮発性メモリならびにカウンタから構成さ
れる制御ユニットの第２の実施形態を示した説明図であ
る。

【図５ａ】制御信号の遷移の関数としてセレクタ・ユニ
ット内において位相シフトが行われる信号の間の切り替
えをはじめ、位相シフトが行われた信号の位相切り替え
の結果としてもたらされるセレクタ・ユニットからの出
力信号を示したグラフである。

【図５ｂ】本発明に従ったデュアル−モジュラス・プリ
スケーラ回路の位相制御ユニットによって生成される第
１および第２の制御信号を示したグラフである。

【符号の説明】

５ デュアル−モジュラス・プリスケーラ回路 １０、１２ 非同期２分周器 １１ 位相セレクタ・ユニット １２ａ １６分周器 １３ 位相制御ユニット ２１、２２ 差動増幅器 ２３ 選択エレメント ２４ 第１のスイッチ ２５、２７ 電流源 ２６ 第２のスイッチ ３１、３４、３８ フリップフロップ ３２、３３、３５、３６、３７、３９〜４３ ロジック
・ゲート ４０ インバータ ４１ ＯＲ（オア）ロジック・ゲート ４２、４３ マルチプレクサ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 PP03 QQ02 QQ12 RR13 RR17 RR20 SS04 5K047 GG10 GG29 MM55

Claims (9)

【特許請求の範囲】
1. 【請求項１】 少なくとも１つの高周波信号（Ｆｓ）の
   周波数を第１の選択されたモードにおいて因数Ｎによっ
   て分周し、かつ第２の選択されたモードにおいて因数Ｎ
   ＋Ｍによって分周する、特に周波数合成器（１）用のデ
   ュアル−モジュラス・プリスケーラ回路において：非同
   期タイプの直列に接続された複数の２分周器（１０，１
   ２）であって、前記分周器の１つは、位相が反対の２つ
   の入力信号（Ｆｓ，Ｆｓｂ）を受け取り、互いに関して
   ９０°の位相シフトが行われた４つの信号（Ｆ２Ｉ，Ｆ
   ２Ｉｂ，Ｆ２Ｑ，Ｆ２Ｑｂ）を供給するマスタ−スレー
   ブ・タイプ（１０）である複数の２分周器；前記２分周
   器のうちの２つ（１０，１２ａ）の間に挿入され、１番
   目のマスタ−スレーブ分周器から前記４つの位相シフト
   後の信号を受け取り、前記４つの位相シフト後の信号の
   うちの選択された１つを２番目の分周器に供給する位相
   セレクタ・ユニット（１１）であって、２つの第１の位
   相シフト後の信号（Ｆ２Ｉ，Ｆ２Ｉｂ）を受け取る第１
   の選択ブランチ（２１）、２つの第２の位相シフト後の
   信号（Ｆ２Ｑ，Ｆ２Ｑｂ）を受け取る第２の選択ブラン
   チ（２２）、および各ブランチに接続された選択エレメ
   ント（２３）を備え、第１の制御信号（Ｓ０，Ｓ１，Ｓ
   ２）が前記第１および第２のブランチ、および前記選択
   エレメントに供給され、その結果、選択されたモードの
   関数として決定される１分周周期内に、選択された前記
   ４つの位相シフト後の信号の１つ（Ｆ２）を１つの出力
   に供給する位相セレクタ・ユニット；前記第１の制御信
   号を前記セレクタ・ユニットに供給する制御ユニットで
   あって、前記２分周器の１つから前記制御ユニット内の
   動作をクロックする出力信号（２Ｆｄｉｖ）を受け取
   り、かつ前記モード選択に関する信号を受け取る制御ユ
   ニット；を備え、 前記セレクタ・ユニットが、前記制御ユニットから供給
   される第２の制御信号（Ｃ１，Ｃ２）によって制御され
   るスイッチング手段（２４，２６）を備え、前記選択ブ
   ランチの一方の電源を、他方のブランチが選択されて前
   記セレクタ・ユニットの前記出力に前記４つの位相シフ
   ト後の信号の１つを供給している期間内において遮断す
   ることを特徴とするデュアル−モジュラス・プリスケー
   ラ回路。
2. 【請求項２】 各ブランチが、受け取った位相シフト後
   の信号を増幅するための差動増幅器（２１，２２）から
   構成され、各増幅器が、前記第１のそれぞれの制御信号
   （Ｓ１，Ｓ２）の１つによって制御されて、それぞれの
   出力において前記２つの位相シフト後の信号のうちの１
   つを供給することを特徴とする請求項１記載のプリスケ
   ーラ回路。
3. 【請求項３】 前記位相セレクタ・ユニットが、１番目
   と２番目の２分周器の間に挿入され、マスタ−スレーブ
   ・タイプの１番目の２分周器（１０）から、前記４つの
   信号を受け取ることを特徴とする請求項１記載のプリス
   ケーラ回路。
4. 【請求項４】 第１のモードにおいては６４に等しいと
   する因数Ｎによる周波数分周を得るため、かつ第２のモ
   ードにおいては６４．５に等しいとする因数Ｎ＋Ｍによ
   る周波数分周を得るために非同期タイプの６つの２分周
   器（１０，１２）を備え、前記第１のモードでは、前記
   第１の制御信号（Ｃ１，Ｃ２，Ｓ０，Ｓ１，Ｓ２）が、
   決定された分周周期のそれぞれにおいて変化することな
   く、その結果、分周周期のそれぞれにおいて前記セレク
   タ・ユニット内で前記４つの位相シフト後の信号のうち
   の１つだけが選択され、前記第２のモードでは、決定さ
   れた分周周期のそれぞれの間に、所定の第１の制御信号
   が状態を変化させて、第１の位相シフト後の信号と、前
   記第１の位相シフト後の信号から９０°の位相遅延のあ
   る第２の位相シフト後の信号の間の位相切り替えを行
   い、その結果、分周周期のそれぞれの終了時に前記４つ
   の位相シフト後の信号のうちの異なる１つを１つの出力
   に供給することを特徴とする先行するいずれかの請求項
   に記載のプリスケーラ回路。
5. 【請求項５】 前記スイッチング手段が、前記第２の制
   御信号の一方（Ｃ１）によって制御され、前記第１の増
   幅ブランチの前記差動増幅器（２１）に対する電源の接
   続もしくは遮断を行うための第１のスイッチ（２４）、
   および前記第２の制御信号の他方（Ｃ２）によって制御
   され、前記第２の増幅ブランチの前記差動増幅器（２
   ２）に対する電源の接続もしくは遮断を行うための第２
   のスイッチ（２６）を備えることを特徴とする請求項２
   記載のプリスケーラ回路。
6. 【請求項６】 前記第２の制御信号（Ｃ１，Ｃ２）が、
   前記使用されていないブランチのうちの１つのスイッチ
   を閉じ、対応する増幅器に対して、前記選択エレメント
   （２３）による前記増幅器の位相シフト後の信号のうち
   の１つの選択に、所定の時間的期間だけ先行して電力を
   供給することを特徴とする請求項５記載のプリスケーラ
   回路。
7. 【請求項７】 前記制御ユニットが、最後から２番目の
   ２分周器の出力信号（２Ｆｄｉｖ）によって同期された
   態様でクロックされる一連のフリップフロップ（３１，
   ３４，３８）、およびロジック・ゲートの配列を備え、
   前記セレクタ・ユニットに対して制御信号を供給するこ
   とを特徴とする請求項１記載のプリスケーラ回路。
8. 【請求項８】 前記制御ユニットは、複数のバイナリ・
   ワードが決められた位置（ｍ１〜ｍ８）内にストアされ
   る不揮発性メモリ、たとえばＲＯＭタイプのメモリを備
   え、各バイナリ・ワードは、それぞれの決定された半周
   期に関する前記第１および第２の制御信号の状態を表
   し、さらに最後から２番目の２分周器の出力信号によっ
   てクロックされるカウンタを備え、前記第２の選択され
   たモードでは前記カウンタの各遷移において連続するメ
   モリ位置がアドレスされ、前記第１の選択されたモード
   では決められたメモリ位置が維持されることを特徴とす
   る請求項１記載のプリスケーラ回路。
9. 【請求項９】 前記第１のブランチが、位相が反対の２
   つの位相シフト後の信号（Ｆ２Ｉ，Ｆ２Ｉｂ）を受け取
   り、前記第２のブランチが、位相が反対の残り２つの位
   相シフト後の信号（Ｆ２Ｑ，Ｆ２Ｑｂ）を受け取り、か
   つ前記制御信号が、前記セレクタ・ユニットの前記選択
   エレメント内において選択された第１と第２の位相シフ
   ト後の信号の間の位相切り替えの間に、それぞれのブラ
   ンチの１つにおける前記第２の位相シフト後の信号の選
   択が、前記選択エレメント内の位相切り替えに所定期間
   だけ先行して生ずるべく調整されることを特徴とする請
   求項１、２、または４記載のプリスケーラ回路。