JPH0783262B2 - シンセサイザ装置 - Google Patents
シンセサイザ装置Info
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- JPH0783262B2 JPH0783262B2 JP61044183A JP4418386A JPH0783262B2 JP H0783262 B2 JPH0783262 B2 JP H0783262B2 JP 61044183 A JP61044183 A JP 61044183A JP 4418386 A JP4418386 A JP 4418386A JP H0783262 B2 JPH0783262 B2 JP H0783262B2
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- Japan
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- 238000001514 detection method Methods 0.000 claims description 14
- 230000010355 oscillation Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 6
- 238000004891 communication Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0802—Details of the phase-locked loop the loop being adapted for reducing power consumption
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
-
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- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、任意の周波数の信号を発生させるシンセサ
イザ装置に関し、特に消費電力を低下させたものであ
る。
イザ装置に関し、特に消費電力を低下させたものであ
る。
一般に、多周波送受信を行なう通信機の発振器に、シン
セサイザ装置が用いられているが、この通信機が移動通
信業務に用いられるときその電源は移動体から供給する
ので、低消費電力ということが要求される。
セサイザ装置が用いられているが、この通信機が移動通
信業務に用いられるときその電源は移動体から供給する
ので、低消費電力ということが要求される。
第６図はこの要求にもとづいて考えられるシンセサイザ
装置の一例を示すブロツク図であり、基準発振器１で発
生した信号は、分周器２で分周され、第７図（ａ）に示
す信号として出力される。この信号はカウンタ６でカウ
ントされ、そこから第７図（ｂ）に示すように入力パル
ス周期の３倍の周期を有するパルスをＲ・Ｓ形フリツプ
フロツプ（以下、FFと称する）９の端子Ｓ（セツト端
子）に供給する。この結果、FF9がセツトされ、電源10
に対して「１」レベルの信号を送出する。電源10は
「１」レベルの信号が供給されると、所定時間Ｔだけ動
作するようになつているので、分周器８は第７図（ｇ）
に示すように、この電源10が動作している期間Ｔだけ動
作する。
装置の一例を示すブロツク図であり、基準発振器１で発
生した信号は、分周器２で分周され、第７図（ａ）に示
す信号として出力される。この信号はカウンタ６でカウ
ントされ、そこから第７図（ｂ）に示すように入力パル
ス周期の３倍の周期を有するパルスをＲ・Ｓ形フリツプ
フロツプ（以下、FFと称する）９の端子Ｓ（セツト端
子）に供給する。この結果、FF9がセツトされ、電源10
に対して「１」レベルの信号を送出する。電源10は
「１」レベルの信号が供給されると、所定時間Ｔだけ動
作するようになつているので、分周器８は第７図（ｇ）
に示すように、この電源10が動作している期間Ｔだけ動
作する。
一方、電圧制御発振器（以下、VCOと称する）５は常時
第７図（ｅ）に示す信号を出力しており、この信号は、
第７図（ｇ）に示す分周器８の動作している期間だけそ
こで分周され、出力される。分周器８の分周数は５に設
定されており、（ｂ）に示すカウンタ６の出力信号の立
上り時点より分周器８のセツトリングタイムである時間
T1だけ経過した後、VCO5から供給される信号の立上りに
同期して、第７図（ｄ）に示す出力信号を送出する。
第７図（ｅ）に示す信号を出力しており、この信号は、
第７図（ｇ）に示す分周器８の動作している期間だけそ
こで分周され、出力される。分周器８の分周数は５に設
定されており、（ｂ）に示すカウンタ６の出力信号の立
上り時点より分周器８のセツトリングタイムである時間
T1だけ経過した後、VCO5から供給される信号の立上りに
同期して、第７図（ｄ）に示す出力信号を送出する。
カウンタ７は、第７図（ａ）に示す信号の（3n−１）番
目（ｎは正の整数）毎に、第７図（ｅ）に示すように、
キヤリーアウト信号を発生し、位相比較器３に供給する
ようになつている。位相比較器３はカウンタ７からキヤ
リーアウト信号が供給されている時、（ａ）に示す分周
器２から供給される信号と、（ｄ）に示す分周器８から
供給される信号の位相差を検出し、第７図（ｆ）に示す
信号を出力するようになつている。そして、（ｆ）に示
す信号ループフイルタ４を介してVCO5に供給されるの
で、VCO5は供給される信号が零となるような周波数を発
生する。なお、11はインバータである。
目（ｎは正の整数）毎に、第７図（ｅ）に示すように、
キヤリーアウト信号を発生し、位相比較器３に供給する
ようになつている。位相比較器３はカウンタ７からキヤ
リーアウト信号が供給されている時、（ａ）に示す分周
器２から供給される信号と、（ｄ）に示す分周器８から
供給される信号の位相差を検出し、第７図（ｆ）に示す
信号を出力するようになつている。そして、（ｆ）に示
す信号ループフイルタ４を介してVCO5に供給されるの
で、VCO5は供給される信号が零となるような周波数を発
生する。なお、11はインバータである。
第６図の回路において、分周器８は高速動作を行なう必
要があるので、大きな電力を消費するが、（ｇ）に示す
ように間欠動作を行なわせ、必要時のみ動作させるよう
にすれば、低消費電力化することができる。
要があるので、大きな電力を消費するが、（ｇ）に示す
ように間欠動作を行なわせ、必要時のみ動作させるよう
にすれば、低消費電力化することができる。
しかしながら、VCO5の出力周波数が高くなり、１周期の
時間が分周器８の立上り時間と等しいオーダになると、
電源10の立上り条件、分周器８の立上り温度特性等の条
件によつて、分周器８は第７図（ｄ）に記号「イ」で示
すように、VCO5の出力周波数１周期分だけ遅れて出力を
送出する場合がある。このため、分周器８の出力信号間
隔T2は毎回等しくても、位相比較器３の出力信号は
（ｆ）に示すようにパルス幅が異なり、これによつてVC
O5の同期がとれなくなることがあるという欠点を有して
いた。
時間が分周器８の立上り時間と等しいオーダになると、
電源10の立上り条件、分周器８の立上り温度特性等の条
件によつて、分周器８は第７図（ｄ）に記号「イ」で示
すように、VCO5の出力周波数１周期分だけ遅れて出力を
送出する場合がある。このため、分周器８の出力信号間
隔T2は毎回等しくても、位相比較器３の出力信号は
（ｆ）に示すようにパルス幅が異なり、これによつてVC
O5の同期がとれなくなることがあるという欠点を有して
いた。
このような欠点を解決するためにこの発明は、第１の位
相誤差信号に同期しかつ位相比較器から出力される第２
の位相誤差信号の平均電圧が所定値を越えたとき同期検
出信号を出力する同期検出回路（34）と、同期検出回路
に接続され前記同期検出信号が供給されている期間は分
周器を間欠的に動作させる制御回路（36、37、41、38、
39）と、同期検出回路出力と前記第１の位相誤差信号と
が供給され同期検出回路から同期検出信号が供給されて
いる期間は前記第１の位相誤差信号が発生する度に出力
信号の極性が反転する計数回路（36、40）とを備え、位
相比較器は前記計数回路の出力信号に対応して第１の位
相誤差信号の極性を反転させるようにしたものである。
相誤差信号に同期しかつ位相比較器から出力される第２
の位相誤差信号の平均電圧が所定値を越えたとき同期検
出信号を出力する同期検出回路（34）と、同期検出回路
に接続され前記同期検出信号が供給されている期間は分
周器を間欠的に動作させる制御回路（36、37、41、38、
39）と、同期検出回路出力と前記第１の位相誤差信号と
が供給され同期検出回路から同期検出信号が供給されて
いる期間は前記第１の位相誤差信号が発生する度に出力
信号の極性が反転する計数回路（36、40）とを備え、位
相比較器は前記計数回路の出力信号に対応して第１の位
相誤差信号の極性を反転させるようにしたものである。
VCOの出力周波数が同期状態から外れると、位相比較器
の出力値が周波数のズレ量に応じて変化し、この変化を
打消すような制御が行なわれる。
の出力値が周波数のズレ量に応じて変化し、この変化を
打消すような制御が行なわれる。
第１図はこの発明の一実施例を示すブロツク図であり、
第５図と同一部分および相当部分は同記号を用いてい
る。30は位相比較器、31はサンプルパルス発生器、32は
サンプルホールド回路、33は増幅器、34はコンパレー
タ、35はウインドコンパレータ、36,37はカウンタ、38
はフリツプフロツプ、39は電源、40,41はアンド回路、4
2a〜42cは抵抗、43a,43bはコンデンサである。
第５図と同一部分および相当部分は同記号を用いてい
る。30は位相比較器、31はサンプルパルス発生器、32は
サンプルホールド回路、33は増幅器、34はコンパレー
タ、35はウインドコンパレータ、36,37はカウンタ、38
はフリツプフロツプ、39は電源、40,41はアンド回路、4
2a〜42cは抵抗、43a,43bはコンデンサである。
位相比較器30は第２図に示すように、アンド回路30a〜3
0h、オア回路30i〜30l、インバータ30m〜30r、ノア回路
30s,30t、ナンド回路30u〜30w、トランジスタ30x,30yか
ら構成されている。第２図に示した記号a,d,j,k,lは第
１図に示した前記号の部分の信号を表わしている。
0h、オア回路30i〜30l、インバータ30m〜30r、ノア回路
30s,30t、ナンド回路30u〜30w、トランジスタ30x,30yか
ら構成されている。第２図に示した記号a,d,j,k,lは第
１図に示した前記号の部分の信号を表わしている。
このように構成された装置の動作は次の通りである。先
ず、同期状態に入るまでの動作を第３図に示すタイムチ
ヤートにより説明する。第３図（ａ）〜（ｎ）は第１図
の各部に記した記号と一致する部分の波形を表わしてお
り、第３図（ｃ）におけるＮは分周器８の分周数がＮの
場合のキヤリヤ数を表わしている。
ず、同期状態に入るまでの動作を第３図に示すタイムチ
ヤートにより説明する。第３図（ａ）〜（ｎ）は第１図
の各部に記した記号と一致する部分の波形を表わしてお
り、第３図（ｃ）におけるＮは分周器８の分周数がＮの
場合のキヤリヤ数を表わしている。
非同期状態では位相比較器30の出力ｌは分周器２からの
基準入力信号ａと分周器８からの出力信号ｄとの位相差
時間のみ「０」レベルになるように構成されているの
で、これを積分した出力ｉは第３図（ｉ）に示している
同期範囲設定電圧Ｚより低い値を示す。このため、コン
パレータ34の出力ｎは「０」レベルとなり、分周器２の
出力がカウンタ36に供給されず、これによりカウンタ36
の立下り出力でリセツトされるフリツプフロツプ38はリ
セツトされない。一方、カウンタ37は分周器２出力の最
初のトリガで動作してその出力ｂが１になり、電源39の
出力ｆがオンとなる。このため分周器８の電源は連続的
に供給され、また位相比較器30の入力ｊは「０」レベル
にセツトされるため、位相比較器30は連続動作モードで
動作する。すなわち、第２図の入力ｊが「０」レベルと
なり、入力ａおよび入力ｄの切換回路が動作しないた
め、入力ａおよび入力ｄの位相差に比例したパルス幅を
有するパルスｋを出力する。この場合、位相比較器30は
VCO5を位相同期するように動作するため、出力ｌのパル
ス幅は同期状態に近ずくにつれ小さくなり、その平均値
出力である積分出力ｉが同期範囲設定電圧Ｚを越え、位
相同期と共にコンパレータ34の出力ｎが「１」レベルと
なり、同期が完了する。
基準入力信号ａと分周器８からの出力信号ｄとの位相差
時間のみ「０」レベルになるように構成されているの
で、これを積分した出力ｉは第３図（ｉ）に示している
同期範囲設定電圧Ｚより低い値を示す。このため、コン
パレータ34の出力ｎは「０」レベルとなり、分周器２の
出力がカウンタ36に供給されず、これによりカウンタ36
の立下り出力でリセツトされるフリツプフロツプ38はリ
セツトされない。一方、カウンタ37は分周器２出力の最
初のトリガで動作してその出力ｂが１になり、電源39の
出力ｆがオンとなる。このため分周器８の電源は連続的
に供給され、また位相比較器30の入力ｊは「０」レベル
にセツトされるため、位相比較器30は連続動作モードで
動作する。すなわち、第２図の入力ｊが「０」レベルと
なり、入力ａおよび入力ｄの切換回路が動作しないた
め、入力ａおよび入力ｄの位相差に比例したパルス幅を
有するパルスｋを出力する。この場合、位相比較器30は
VCO5を位相同期するように動作するため、出力ｌのパル
ス幅は同期状態に近ずくにつれ小さくなり、その平均値
出力である積分出力ｉが同期範囲設定電圧Ｚを越え、位
相同期と共にコンパレータ34の出力ｎが「１」レベルと
なり、同期が完了する。
第４図は同期が完了したときのタイムチヤートであり、
コンパレータ34の出力ｎが「１」レベルとなるため、カ
ウンタ36への入力禁止が解除される。このとき位相比較
器30は最初のパルスに対しては入力ｊが「０」レベルの
ため、入力ａおよびｄの位相差を出力する（第４図に示
すタイムチヤートでは入力ａの立上りが入力ｄの立上り
より進んだ場合、その位相差時間だけ第４図（ｋ）に示
すように「１」レベル、入力ａおよびｄが前記と逆位相
の場合、「０」レベルの信号を出力し、それ以外の状態
ではVcc/2レベルを出力する）。
コンパレータ34の出力ｎが「１」レベルとなるため、カ
ウンタ36への入力禁止が解除される。このとき位相比較
器30は最初のパルスに対しては入力ｊが「０」レベルの
ため、入力ａおよびｄの位相差を出力する（第４図に示
すタイムチヤートでは入力ａの立上りが入力ｄの立上り
より進んだ場合、その位相差時間だけ第４図（ｋ）に示
すように「１」レベル、入力ａおよびｄが前記と逆位相
の場合、「０」レベルの信号を出力し、それ以外の状態
ではVcc/2レベルを出力する）。
一方、入力ｊは入力ｅの立上りすなわち、ｋ出力の立下
りで動作するため、最初の入力ｄに対する位相差出力を
位相比較器30が正方向で出力した直後「１」レベルにセ
ツトされ、位相比較器30は逆極性の出力を送出する状況
にセツトされる。したがつて次の入力ｄに対して、位相
比較器30は入力ａおよびｄの位相関係が前述したと逆極
性を示すような信号を出力する。
りで動作するため、最初の入力ｄに対する位相差出力を
位相比較器30が正方向で出力した直後「１」レベルにセ
ツトされ、位相比較器30は逆極性の出力を送出する状況
にセツトされる。したがつて次の入力ｄに対して、位相
比較器30は入力ａおよびｄの位相関係が前述したと逆極
性を示すような信号を出力する。
電源39の出力ｆは入力ａの最初のパルスでオンとなり、
次のパルスの位相差を検出した直後にオフされるが、電
源の立上り時間のバラツキにより分周器８のカウント開
始がｃ入力の１クロツク分だけ異なる場合がある。すな
わち、第４図（ｋ）に示す△t1≠△t2が間欠動作時に発
生する。しかし、第１図，第２図に示す構成にすること
よつて、すなわち最初のパルス入力に対しては位相比較
器30の出力を正方向、次のパルス入力に対しては負方向
とすることによつて、位相比較器30の出力は第４図
（ｋ）に示すように、この△t1,△t2の変化にかかわら
ず同期状態の位相情報を正確に検出することが可能であ
り、回路の位相同期状態を保持することが可能である。
次のパルスの位相差を検出した直後にオフされるが、電
源の立上り時間のバラツキにより分周器８のカウント開
始がｃ入力の１クロツク分だけ異なる場合がある。すな
わち、第４図（ｋ）に示す△t1≠△t2が間欠動作時に発
生する。しかし、第１図，第２図に示す構成にすること
よつて、すなわち最初のパルス入力に対しては位相比較
器30の出力を正方向、次のパルス入力に対しては負方向
とすることによつて、位相比較器30の出力は第４図
（ｋ）に示すように、この△t1,△t2の変化にかかわら
ず同期状態の位相情報を正確に検出することが可能であ
り、回路の位相同期状態を保持することが可能である。
このように、間欠動作状態では分周器８の電源を間欠的
にオン・オフするため、低消費電力化することが可能で
ある。
にオン・オフするため、低消費電力化することが可能で
ある。
第５図は位相同期状態から非同期状態へのタイムチヤー
トであり、何等かの条件によりVCO5の周波数が変動する
と、位相比較器30の出力ｋの位相誤差信号は徐々に大き
くなり、それと同期している出力ｌの平均値が小さくな
り、コンパレータ34の出力ｎが「０」レベルとなり、非
同期状態を検出するとともに、電源39がリセツトされな
くなり、ついには連続動作に移行する。
トであり、何等かの条件によりVCO5の周波数が変動する
と、位相比較器30の出力ｋの位相誤差信号は徐々に大き
くなり、それと同期している出力ｌの平均値が小さくな
り、コンパレータ34の出力ｎが「０」レベルとなり、非
同期状態を検出するとともに、電源39がリセツトされな
くなり、ついには連続動作に移行する。
以上説明したようにこの発明は、VCOの出力信号を分周
する分周器の動作期間内における出力信号の立上り時間
差に応じた平均値を位相比較器から出力するようにし、
この出力によつてVCOの発生周波数を制御するようにし
たので、分周器を間欠動作させても安定な同期が行な
え、消費電力が少なくてすむという効果を有する。
する分周器の動作期間内における出力信号の立上り時間
差に応じた平均値を位相比較器から出力するようにし、
この出力によつてVCOの発生周波数を制御するようにし
たので、分周器を間欠動作させても安定な同期が行な
え、消費電力が少なくてすむという効果を有する。
第１図はこの発明の一実施例を示すブロツク図、第２図
は第１図における位相比較器の詳細を示す回路図、第３
図は非同期から同期状態に移行するときの各部波形図、
第４図は同期状態の動作を示す波形図、第５図は同期状
態から非同期状態へ移行するときの各部波形図、第６図
は従来装置の一例を示すブロツク図、第７図は第６図に
示す装置の各部波形図である。 2,8……分周器、3,30……位相比較器、4,40……ループ
フイルタ、５……VCO、6,7,36,37……フリツプフロツプ
（FF）、10,39……電源。
は第１図における位相比較器の詳細を示す回路図、第３
図は非同期から同期状態に移行するときの各部波形図、
第４図は同期状態の動作を示す波形図、第５図は同期状
態から非同期状態へ移行するときの各部波形図、第６図
は従来装置の一例を示すブロツク図、第７図は第６図に
示す装置の各部波形図である。 2,8……分周器、3,30……位相比較器、4,40……ループ
フイルタ、５……VCO、6,7,36,37……フリツプフロツプ
（FF）、10,39……電源。
Claims (1)
- 【請求項１】基準発信器の出力信号と，電圧制御発信器
の発生信号を間欠制御される分周器によって分周した出
力信号とを位相比較器で位相比較し、その位相差に比例
したパルス幅を有し前記位相比較器から送出される第１
の位相誤差信号によって電圧制御発信器の発振周波数が
制御されるシンセサイザ装置において、 前記第１の位相誤差信号に同期しかつ前記位相比較器か
ら出力される第２の位相誤差信号の平均電圧が所定値を
越えたとき同期検出信号を出力する同期検出回路と、 前記同期検出回路に接続され前記同期検出信号が供給さ
れている期間は前記分周器を間欠的に動作させる制御回
路と、 前記同期検出回路出力と前記第１の位相誤差信号とが供
給され前記同期検出回路から前記同期検出信号が供給さ
れている期間は前記第１の位相誤差信号が発生する度に
出力信号の極性が反転する計数回路とを備え、 前記位相比較器は前記計数回路の出力信号に対応して第
１の位相誤差信号の極性を反転させる手段を有すること
を特徴とするシンセサイザ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61044183A JPH0783262B2 (ja) | 1986-03-03 | 1986-03-03 | シンセサイザ装置 |
| US07/019,025 US4754235A (en) | 1986-03-03 | 1987-02-26 | Frequency synthesizer with low power consumption |
| GB08704924A GB2187347A (en) | 1986-03-03 | 1987-03-03 | Frequency synthesizer with low power-consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61044183A JPH0783262B2 (ja) | 1986-03-03 | 1986-03-03 | シンセサイザ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62202619A JPS62202619A (ja) | 1987-09-07 |
| JPH0783262B2 true JPH0783262B2 (ja) | 1995-09-06 |
Family
ID=12684456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61044183A Expired - Lifetime JPH0783262B2 (ja) | 1986-03-03 | 1986-03-03 | シンセサイザ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4754235A (ja) |
| JP (1) | JPH0783262B2 (ja) |
| GB (1) | GB2187347A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5059925A (en) * | 1990-09-28 | 1991-10-22 | Stratacom, Inc. | Method and apparatus for transparently switching clock sources |
| US5594735A (en) * | 1992-04-10 | 1997-01-14 | Nec Corporation | TDMA mobile unit frequency synthesizer having power saving mode during transmit and receive slots |
| DE69332617T2 (de) * | 1992-04-10 | 2003-11-06 | Nec Corp., Tokio/Tokyo | Verfahren für einen Frequenzsynthesizer einer TDMA-Mobileinheit mit Leistungssparbetriebsart während Sende- und Empfangsschlitzen |
| JP2795239B2 (ja) * | 1995-11-17 | 1998-09-10 | 日本電気株式会社 | Ｐｌｌ回路 |
| EP1300949B1 (fr) * | 2001-10-05 | 2004-07-14 | Asulab S.A. | Circuit compteur diviseur double mode à phase commutée ayant des moyens pour réduire la consommation |
| US6760398B2 (en) | 2001-10-05 | 2004-07-06 | Asulab S.A. | Switched phase dual-modulus prescaler circuit having means for reducing power consumption |
| JP3670615B2 (ja) * | 2002-03-08 | 2005-07-13 | 松下電器産業株式会社 | 位相比較器およびクロックリカバリ回路 |
| CN109444508A (zh) * | 2018-11-02 | 2019-03-08 | 国家电网公司 | 一种电压相量的采集方法、装置及系统 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6110329A (ja) * | 1984-06-25 | 1986-01-17 | Nec Corp | 無線機のバッテリセ−ビング装置 |
| JPS61157028A (ja) * | 1984-12-28 | 1986-07-16 | Fujitsu Ltd | 周波数シンセサイザ |
| JPS61258529A (ja) * | 1985-05-13 | 1986-11-15 | Nec Corp | 周波数シンセサイザ |
-
1986
- 1986-03-03 JP JP61044183A patent/JPH0783262B2/ja not_active Expired - Lifetime
-
1987
- 1987-02-26 US US07/019,025 patent/US4754235A/en not_active Expired - Fee Related
- 1987-03-03 GB GB08704924A patent/GB2187347A/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| GB2187347A (en) | 1987-09-03 |
| JPS62202619A (ja) | 1987-09-07 |
| US4754235A (en) | 1988-06-28 |
| GB8704924D0 (en) | 1987-04-08 |
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