JPS63152216A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPS63152216A JPS63152216A JP61298830A JP29883086A JPS63152216A JP S63152216 A JPS63152216 A JP S63152216A JP 61298830 A JP61298830 A JP 61298830A JP 29883086 A JP29883086 A JP 29883086A JP S63152216 A JPS63152216 A JP S63152216A
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- JP
- Japan
- Prior art keywords
- signal
- counter
- delay
- pll
- phase
- Prior art date
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- Pending
Links
- 230000001934 delay Effects 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 abstract description 4
- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000003708 edge detection Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、カウンタによって信号を遅延させる遅延回
路に関するものである。
路に関するものである。
従来のこの種の遅延回路は、水晶発振器がカウンタを駆
動するクロックを発生する構成であった。
動するクロックを発生する構成であった。
第３図に従来のこの種の遅延回路の一例の構成を示す。
図において１は信号が入力する入力端子、２は入力信号
のエツジを検出して入力信号の立上り時点でクロック信
号を出力するエツジ検出回路、３は水晶発振器、４はカ
ウンタ、５はあらかじめ設定した遅延量とカウンタ４の
出力信号の一致を検出してトリガを発生する一致検出回
路、６はトリガ入力に応じて一定幅の単一パルスを発生
するワンショットマルチバイブレータ、７は信号を出力
する出力端子である。
のエツジを検出して入力信号の立上り時点でクロック信
号を出力するエツジ検出回路、３は水晶発振器、４はカ
ウンタ、５はあらかじめ設定した遅延量とカウンタ４の
出力信号の一致を検出してトリガを発生する一致検出回
路、６はトリガ入力に応じて一定幅の単一パルスを発生
するワンショットマルチバイブレータ、７は信号を出力
する出力端子である。
水晶発振器３は一定周波数のクロックを発生する。カウ
ンタ４は水晶発振器３の出力クロックで駆動する。一方
、エツジ検出回路２は入力信号のエツジを検出してクロ
ック信号を発生し、このクロック信号でカウンタ４をリ
セットする。すなわち、入力信号の立上り時点でカウン
タ４をリセットする。
ンタ４は水晶発振器３の出力クロックで駆動する。一方
、エツジ検出回路２は入力信号のエツジを検出してクロ
ック信号を発生し、このクロック信号でカウンタ４をリ
セットする。すなわち、入力信号の立上り時点でカウン
タ４をリセットする。
一致検出回路５にあらかじめ遅延ｉｔ段設定ておくと、
一致検出回路５は該遅延量に一致するカウンタ４の出力
信号を検出してトリ力゛を発生する。
一致検出回路５は該遅延量に一致するカウンタ４の出力
信号を検出してトリ力゛を発生する。
ワンショットマルチバイブレータ６は一致検出回路５か
らのトリガの入力に応じて一定幅の単一ノクルスを発生
する。上記のように動作して、入力信号から設定した量
だけ遅延した信号が出力する。
らのトリガの入力に応じて一定幅の単一ノクルスを発生
する。上記のように動作して、入力信号から設定した量
だけ遅延した信号が出力する。
従来の上記のような構成の遅延回路は、第４図に示すよ
うに、入力信号の周波数が変化した場合、遅延時間（τ
）は一定に保持されるが、入出力信号の位相に着目する
と、遅延位相が入力信号の周波数の変化に応じて変化す
るという問題があった。
うに、入力信号の周波数が変化した場合、遅延時間（τ
）は一定に保持されるが、入出力信号の位相に着目する
と、遅延位相が入力信号の周波数の変化に応じて変化す
るという問題があった。
この発明は上記の事情に鑑みてなされたもので。
入力信号の周波数が変化しても、遅延位相角の変らない
遅延回路を得ることを目的とする。
遅延回路を得ることを目的とする。
この発明の遅延回路は、上記目的を達成するために、フ
ェーズ・ロックド・ループによって信号の整数倍のクロ
ックを発生し、該フェーズ・ロックド・ループの出力ク
ロックによってカウンタを駆動し、該カウンタのカウン
ト量によって信号を遅延させる構成とした。
ェーズ・ロックド・ループによって信号の整数倍のクロ
ックを発生し、該フェーズ・ロックド・ループの出力ク
ロックによってカウンタを駆動し、該カウンタのカウン
ト量によって信号を遅延させる構成とした。
〔発明の実施例〕
第１図にこの発明の一実施例の構成を示す。
図において１，２，４，５，６．７は第３図の同一符号
が示すものと同一または相当する部分を示シ、８はフェ
ーズ・ロックド・ループ（ｐｈａｓｅｌｏｃｋｅｄ １
ｏｏｐ ） （以下ＰＬＬという）、８１は位相比較器
、８２は低域フィルタ（ＬＰＦ ）、８３は増幅器、８
４は電圧制御発振器（ＶＣＯ）である。
が示すものと同一または相当する部分を示シ、８はフェ
ーズ・ロックド・ループ（ｐｈａｓｅｌｏｃｋｅｄ １
ｏｏｐ ） （以下ＰＬＬという）、８１は位相比較器
、８２は低域フィルタ（ＬＰＦ ）、８３は増幅器、８
４は電圧制御発振器（ＶＣＯ）である。
ＰＬＬ ８は図に示すように構成されていて、周波数へ
［Ｈｚ］の信号が入力すると、ｆｌ〔Ｈ２〕の整数［Ｎ
：） 倍の周波数Ｎｆｘ［ｚ）のクロックを出力する。
［Ｈｚ］の信号が入力すると、ｆｌ〔Ｈ２〕の整数［Ｎ
：） 倍の周波数Ｎｆｘ［ｚ）のクロックを出力する。
カウンタ４は周波数Ｎｆ＋［ｚ〕のクロックで、駆動し
、入力信号から設定した量だけ遅延した信号が出力する
。
、入力信号から設定した量だけ遅延した信号が出力する
。
この場合は、入力信号の周波数に関係なく、遅延位相は
、第２図に示すように常に一定に保持され、遅延時間は
入力信号の周波数に応じて変化する。遅延位相の量は３
６０°の１／′Ｎステツプで任意に設定することができ
る。
、第２図に示すように常に一定に保持され、遅延時間は
入力信号の周波数に応じて変化する。遅延位相の量は３
６０°の１／′Ｎステツプで任意に設定することができ
る。
以上のように、この発明によれば、信号の周波数が変化
した場合、遅延位相が変らず、遅延時間が周期に比例し
て変化することとなシ、回路の多様化に寄与するという
効果がある。
した場合、遅延位相が変らず、遅延時間が周期に比例し
て変化することとなシ、回路の多様化に寄与するという
効果がある。
第１図はこの発明の一実施例を示すブロック図、第２図
は第１図に示す実施例における出力信号の位相遅れの状
態を示す波形図、第３図は従来のこの種の遅延回路の一
例を示すブロック図、第４図は第３図に示す遅延回路に
おける出力信号の遅延の状態を示す波形図である。 ｌ・・・入力端子、２・・・エツジ検出回路、４・・・
カラ７り、５・・・一致検出回路、６・・・ワンショッ
トマルチバイブレータ、７・・・出力端子、８・・・Ｐ
ＬＬ 、 ８１・・・位相比較器、８２・・・ＬＰＦ、
８３・・・増幅器、８４・・・ＶＣＯｏ なお各図中同一符号は同一または相当する部分を示す。 特許出願人 新日本無線株式会社 遅延ｉ＋１設定 第１図 β 位相角一定 第２図
は第１図に示す実施例における出力信号の位相遅れの状
態を示す波形図、第３図は従来のこの種の遅延回路の一
例を示すブロック図、第４図は第３図に示す遅延回路に
おける出力信号の遅延の状態を示す波形図である。 ｌ・・・入力端子、２・・・エツジ検出回路、４・・・
カラ７り、５・・・一致検出回路、６・・・ワンショッ
トマルチバイブレータ、７・・・出力端子、８・・・Ｐ
ＬＬ 、 ８１・・・位相比較器、８２・・・ＬＰＦ、
８３・・・増幅器、８４・・・ＶＣＯｏ なお各図中同一符号は同一または相当する部分を示す。 特許出願人 新日本無線株式会社 遅延ｉ＋１設定 第１図 β 位相角一定 第２図
Claims (1)
- フェーズ・ロックド・ループによって信号の整数倍のク
ロックを生成し、該フェーズ・ロックド・ループの出力
クロックによってカウンタを駆動し、該カウンタのカウ
ント量によって信号を遅延させる遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61298830A JPS63152216A (ja) | 1986-12-17 | 1986-12-17 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61298830A JPS63152216A (ja) | 1986-12-17 | 1986-12-17 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63152216A true JPS63152216A (ja) | 1988-06-24 |
Family
ID=17864771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61298830A Pending JPS63152216A (ja) | 1986-12-17 | 1986-12-17 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63152216A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03101409A (ja) * | 1989-09-14 | 1991-04-26 | Tech Res & Dev Inst Of Japan Def Agency | トランスバーサル・フイルタ回路 |
| JPH0386365U (ja) * | 1989-12-20 | 1991-08-30 |
-
1986
- 1986-12-17 JP JP61298830A patent/JPS63152216A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03101409A (ja) * | 1989-09-14 | 1991-04-26 | Tech Res & Dev Inst Of Japan Def Agency | トランスバーサル・フイルタ回路 |
| JPH0386365U (ja) * | 1989-12-20 | 1991-08-30 |
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