JPH07120944B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH07120944B2 JPH07120944B2 JP60270762A JP27076285A JPH07120944B2 JP H07120944 B2 JPH07120944 B2 JP H07120944B2 JP 60270762 A JP60270762 A JP 60270762A JP 27076285 A JP27076285 A JP 27076285A JP H07120944 B2 JPH07120944 B2 JP H07120944B2
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- JP
- Japan
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- signal
- pulse
- circuit
- output
- pll circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 7
- 230000010355 oscillation Effects 0.000 description 6
- 238000000926 separation method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 241000283986 Lepus Species 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/14—Preventing false-lock or pseudo-lock of the PLL
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はPLL（Ｐhase Ｌocked Ｌoop）回路に関す
るものである。
るものである。
第５図は従来のこの種のPLL回路の構成を示したブロツ
ク図である。
ク図である。
第５図において、１は外部より入力した信号から同期信
号を抜取る同期分離回路、２は一方の入力がＬ（低）の
区間に他方の入力の高低の割合に応じて出力電圧を変動
させる位相比較器、３はローパスフイルタ（LPF）、４
は増幅器（AMP）、５はこのAMP4より出力される電圧に
応じて出力周波数を高低させる電圧制御発振器（VC
O）、６はこのVCO5の出力を1/nに分周する分周器であ
る。
号を抜取る同期分離回路、２は一方の入力がＬ（低）の
区間に他方の入力の高低の割合に応じて出力電圧を変動
させる位相比較器、３はローパスフイルタ（LPF）、４
は増幅器（AMP）、５はこのAMP4より出力される電圧に
応じて出力周波数を高低させる電圧制御発振器（VC
O）、６はこのVCO5の出力を1/nに分周する分周器であ
る。
第６図は第５図の各部における信号の波形を示すタイミ
ングチヤートである。
ングチヤートである。
第６図において、A2は第５図のPLL回路が正常に動作す
るときの波形を表わし、B2,C2は第５図のPLL回路が望ま
しくない動作をするときの図である。
るときの波形を表わし、B2,C2は第５図のPLL回路が望ま
しくない動作をするときの図である。
第５図において、今、外部よりNTSC等のビデオ信号が同
期分離回路１に入力されると、同期分離回路１は水平同
期信号を分離し、その立下りに同期して一定時間Ｌ
（低）となる信号ａを位相比較器２に送り出す。この信
号ａを受けた位相比較器２は信号ａがＬの時に他方の入
力信号ｂがＨ（高）であれば、その期間位相比較器２の
出力電圧ｃを低くしてゆき、また、信号ｂがＬであれば
その期間高くしてゆく。この信号a,bによつて第６図A2
におけるｃのような波形が位相比較器２から出力され、
LPF3,AMP4を通つてVCO5を駆動する。VCO5の出力は分周
器６で1/nに分周され、この分周器６の出力は信号ｂと
して位相比較器２の他方の入力信号となる。
期分離回路１に入力されると、同期分離回路１は水平同
期信号を分離し、その立下りに同期して一定時間Ｌ
（低）となる信号ａを位相比較器２に送り出す。この信
号ａを受けた位相比較器２は信号ａがＬの時に他方の入
力信号ｂがＨ（高）であれば、その期間位相比較器２の
出力電圧ｃを低くしてゆき、また、信号ｂがＬであれば
その期間高くしてゆく。この信号a,bによつて第６図A2
におけるｃのような波形が位相比較器２から出力され、
LPF3,AMP4を通つてVCO5を駆動する。VCO5の出力は分周
器６で1/nに分周され、この分周器６の出力は信号ｂと
して位相比較器２の他方の入力信号となる。
上記のような構成のPLL回路においては、位相比較器２
の出力は電源投入時、分周器６の出力周波数が小さい場
合は第６図B2のｃに示すような波形、また、分周器６の
出力周波数が大きい場合は第６図C2のｃに示すような波
形を発生することがある。この時PLL回路は安定してし
まい、第６図B2,C2におけるような望ましくない状態
で、PLL回路がロツク状態、即ちみせかけの安定状態
（擬似安定状態）になる。これによりPLL回路の同期精
度がそこなわれるという問題がある。
の出力は電源投入時、分周器６の出力周波数が小さい場
合は第６図B2のｃに示すような波形、また、分周器６の
出力周波数が大きい場合は第６図C2のｃに示すような波
形を発生することがある。この時PLL回路は安定してし
まい、第６図B2,C2におけるような望ましくない状態
で、PLL回路がロツク状態、即ちみせかけの安定状態
（擬似安定状態）になる。これによりPLL回路の同期精
度がそこなわれるという問題がある。
この発明はかかる従来の問題点を解決するために為され
たもので、位相同期精度が高く、位相同期時間の速いPL
L回路を提供することを目的とする。
たもので、位相同期精度が高く、位相同期時間の速いPL
L回路を提供することを目的とする。
この発明に係るPLL回路は、制御信号に応じて信号を発
生する発生手段と、前記発生手段により発生される信号
に応じたパルス信号を発生するパルス発生手段と、入力
信号と前記パルス信号との位相差に応じた信号を前記制
御信号として出力する位相比較手段とを備え、前記パル
ス発生手段は、前記発生手段からの出力信号の周波数に
かかわらず、各パルスの幅が一定となるパルス信号を発
生するものである。
生する発生手段と、前記発生手段により発生される信号
に応じたパルス信号を発生するパルス発生手段と、入力
信号と前記パルス信号との位相差に応じた信号を前記制
御信号として出力する位相比較手段とを備え、前記パル
ス発生手段は、前記発生手段からの出力信号の周波数に
かかわらず、各パルスの幅が一定となるパルス信号を発
生するものである。
上述の如く構成することによって、所望の周波数以外の
周波数を有するパルス信号を出力している状態でPLL回
路が安定状態となることを防止することができると共
に、PLL回路において位相が同期する時間を短くするこ
とができるものである。
周波数を有するパルス信号を出力している状態でPLL回
路が安定状態となることを防止することができると共
に、PLL回路において位相が同期する時間を短くするこ
とができるものである。
第１図はこの発明の一実施例を示すブロツク図で、第２
図は第１図の各部における波形のタイミングチヤートで
ある。
図は第１図の各部における波形のタイミングチヤートで
ある。
第１図において、７は入力の立上りに同期して一定時間
Ｈ（高）となる信号を出力するモノマルチバイブレータ
であり、又、第５図と同一符号は同一又は相当部分を示
す。
Ｈ（高）となる信号を出力するモノマルチバイブレータ
であり、又、第５図と同一符号は同一又は相当部分を示
す。
第１図の回路において、今、外部よりNTSC等の信号が入
力されると、同期分離回路１は水平同期信号を分離し、
その立下りに同期して一定時間Ｌとなる信号ａを位相比
較器２に送出す。信号ａを受けた位相比較器２は信号ａ
がＬの時に他方の入力信号ｂ′がＨであればその期間位
相比較器２の出力電圧ｃを低くしてゆき、信号ｂ′がＬ
であれば、その期間に高くしてゆく。この信号a,b′に
よつてレベル変動を受けた信号ｃはLPF3,AMP4を通つてV
CO5を駆動する。VCO5は、例えば入力の水平同期信号の2
60倍の周波数で発振し、次段の分周器６はVCO5の発振周
波数を、このVCO5とは逆に260分の１に分周し、その分
周した信号ｂを出力する。次段のモノマルチバイブレー
タ７は分周器６からの信号ｂの立上りに同期して一定時
間Ｈであるパルス即ちパルス幅が一定のパルスを前述の
位相比較器２の他方の入力として送出す。このモノマル
チバイブレータ７はある程度の誤差による変動はある
が、信号ａの周期からはずれない程度に信号ｂの立上り
に同期して出力する。
力されると、同期分離回路１は水平同期信号を分離し、
その立下りに同期して一定時間Ｌとなる信号ａを位相比
較器２に送出す。信号ａを受けた位相比較器２は信号ａ
がＬの時に他方の入力信号ｂ′がＨであればその期間位
相比較器２の出力電圧ｃを低くしてゆき、信号ｂ′がＬ
であれば、その期間に高くしてゆく。この信号a,b′に
よつてレベル変動を受けた信号ｃはLPF3,AMP4を通つてV
CO5を駆動する。VCO5は、例えば入力の水平同期信号の2
60倍の周波数で発振し、次段の分周器６はVCO5の発振周
波数を、このVCO5とは逆に260分の１に分周し、その分
周した信号ｂを出力する。次段のモノマルチバイブレー
タ７は分周器６からの信号ｂの立上りに同期して一定時
間Ｈであるパルス即ちパルス幅が一定のパルスを前述の
位相比較器２の他方の入力として送出す。このモノマル
チバイブレータ７はある程度の誤差による変動はある
が、信号ａの周期からはずれない程度に信号ｂの立上り
に同期して出力する。
ここで、第５図に示すPLL回路に於いてロツク状態にな
つた周波数の信号をVCO5が出力した場合の位相比較器２
の出力はどのようになるかをみると、第２図のB1及びC1
のようになる。これに伴つて位相比較器２の出力及び分
周器６の出力はA1の状態に引込まれていき所望のPLLロ
ツク状態となる。
つた周波数の信号をVCO5が出力した場合の位相比較器２
の出力はどのようになるかをみると、第２図のB1及びC1
のようになる。これに伴つて位相比較器２の出力及び分
周器６の出力はA1の状態に引込まれていき所望のPLLロ
ツク状態となる。
上記の実施例ではモノマルチバイブレータを用いたが、
モノマルチバイブレータは通常R,C特にＣを用いるため
にIC化した場合の外付けの素子（この場合Ｃ）が必要に
なる。
モノマルチバイブレータは通常R,C特にＣを用いるため
にIC化した場合の外付けの素子（この場合Ｃ）が必要に
なる。
第３図はこの発明のその他の実施例を示すPLL回路のブ
ロツク図である。第３図において、８はアンド回路、９
は例えば14Mの水晶発振回路等からなる自走のクロツク
をもつた発振回路、10はカウンタ、11はオア回路であ
り、第１図または第５図と同一符号は同一又は相当部分
を示す。
ロツク図である。第３図において、８はアンド回路、９
は例えば14Mの水晶発振回路等からなる自走のクロツク
をもつた発振回路、10はカウンタ、11はオア回路であ
り、第１図または第５図と同一符号は同一又は相当部分
を示す。
また、第４図は第３図の回路における各部の波形のタイ
ミングチヤートである。
ミングチヤートである。
第３図の回路において、今、分周器６の出力のデユーテ
イをかけて、VCO5の出力よりＨ（高）になつている時間
を短かくしたパルスｅと、発振回路９の出力パルスｆと
をカウンタ10に入力すると、カウンタ10はその立上りか
ら発振回路９より出力されるパルスｆを一定パルス数だ
けカウントして第４図ｇに示す如き信号を出力する。カ
ウンタ10の出力信号は、パルスｅの立上りと同期して立
上ることが望ましいけれども、発振回路９の出力パルス
ｆが信号ａとは同期していないので、必ずしもパルスｅ
の立上りと同期してカウンタ10が動作を開始するとは限
らない。そのため、第４図で示すようにパルスｇの立上
り、立下りの斜線の部分は位相としての精度の低い所と
なる。そこで、パルスｅとパルスｇとをオア回路11に入
力させ、その出力をとれば、VCO5の発振周波数が極端に
低くないかぎりは前記実施例と同様のパルスｃが位相比
較器２から出力される。
イをかけて、VCO5の出力よりＨ（高）になつている時間
を短かくしたパルスｅと、発振回路９の出力パルスｆと
をカウンタ10に入力すると、カウンタ10はその立上りか
ら発振回路９より出力されるパルスｆを一定パルス数だ
けカウントして第４図ｇに示す如き信号を出力する。カ
ウンタ10の出力信号は、パルスｅの立上りと同期して立
上ることが望ましいけれども、発振回路９の出力パルス
ｆが信号ａとは同期していないので、必ずしもパルスｅ
の立上りと同期してカウンタ10が動作を開始するとは限
らない。そのため、第４図で示すようにパルスｇの立上
り、立下りの斜線の部分は位相としての精度の低い所と
なる。そこで、パルスｅとパルスｇとをオア回路11に入
力させ、その出力をとれば、VCO5の発振周波数が極端に
低くないかぎりは前記実施例と同様のパルスｃが位相比
較器２から出力される。
従つて第３図の回路構成にすれば、IC化した場合の外付
け素子を必要とせず、第１図の回路と同様の効果が得ら
れるものである。
け素子を必要とせず、第１図の回路と同様の効果が得ら
れるものである。
以上説明したとおり、この発明によれば、PLL回路にお
ける疑似ロック状態を回避することができ、位相同期精
度が高く、位相同期時間の速いPLL回路を提供すること
ができる。
ける疑似ロック状態を回避することができ、位相同期精
度が高く、位相同期時間の速いPLL回路を提供すること
ができる。
第１図はこの発明の一実施例を示すPLL回路のブロツク
図、第２図は第１図の各部の信号波形のタイミングチヤ
ート、第３図はこの発明のその他の実施例を示すPLL回
路のブロツク図、第４図は第３図の回路における各部の
波形のタイミングチヤート、第５図は従来のPLL回路の
ブロツク図、第６図は第５図の各部の信号波形のタイミ
ングチヤートである。 図において、１は同期分離回路、２は位相比較器、３は
LPF、４はAMP、５はVCO、６は分周器、７はモノマルチ
バイブレータ、８はアンドゲート、９は発振回路、10は
カウンタ、11はオアゲートである。
図、第２図は第１図の各部の信号波形のタイミングチヤ
ート、第３図はこの発明のその他の実施例を示すPLL回
路のブロツク図、第４図は第３図の回路における各部の
波形のタイミングチヤート、第５図は従来のPLL回路の
ブロツク図、第６図は第５図の各部の信号波形のタイミ
ングチヤートである。 図において、１は同期分離回路、２は位相比較器、３は
LPF、４はAMP、５はVCO、６は分周器、７はモノマルチ
バイブレータ、８はアンドゲート、９は発振回路、10は
カウンタ、11はオアゲートである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/18 Ｚ
Claims (1)
- 【請求項１】制御信号に応じて信号を発生する発生手段
と、 前記発生手段により発生される信号に応じたパルス信号
を発生するパルス発生手段と、 入力信号と前記パルス信号との位相差に応じた信号を前
記制御信号として出力する位相比較手段とを備え、 前記パルス発生手段は、前記発生手段からの出力信号の
周波数にかかわらず、各パルスの幅が一定となるパルス
信号を発生する ことを特徴とするPLL回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60270762A JPH07120944B2 (ja) | 1985-12-03 | 1985-12-03 | Ｐｌｌ回路 |
| US06/936,847 US4742313A (en) | 1985-12-03 | 1986-12-02 | Phase-locked loop circuit having a mechanism for preventing erroneous operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60270762A JPH07120944B2 (ja) | 1985-12-03 | 1985-12-03 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62131630A JPS62131630A (ja) | 1987-06-13 |
| JPH07120944B2 true JPH07120944B2 (ja) | 1995-12-20 |
Family
ID=17490634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60270762A Expired - Lifetime JPH07120944B2 (ja) | 1985-12-03 | 1985-12-03 | Ｐｌｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4742313A (ja) |
| JP (1) | JPH07120944B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5694086A (en) * | 1996-02-28 | 1997-12-02 | Port; Adrian George | Precision, analog CMOS one-shot and phase locked loop including the same |
| CN101842987B (zh) | 2007-11-12 | 2013-11-06 | 松下电器产业株式会社 | Pll电路和使用该pll电路的角速度传感器 |
| CN110830035B (zh) * | 2019-11-29 | 2024-04-16 | 湖南国科微电子股份有限公司 | 一种锁相环及其锁定检测方法和电路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS585534B2 (ja) * | 1974-02-07 | 1983-01-31 | 富士通株式会社 | イソウセイギヨカイロ |
| US4626797A (en) * | 1983-10-14 | 1986-12-02 | Canon Kabushiki Kaisha | Phase locked loop providing three-level control signal to VCO |
| JPS6084017A (ja) * | 1983-10-14 | 1985-05-13 | Canon Inc | Ｐｌｌ回路 |
-
1985
- 1985-12-03 JP JP60270762A patent/JPH07120944B2/ja not_active Expired - Lifetime
-
1986
- 1986-12-02 US US06/936,847 patent/US4742313A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62131630A (ja) | 1987-06-13 |
| US4742313A (en) | 1988-05-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |