JPH0758633A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH0758633A JPH0758633A JP5206085A JP20608593A JPH0758633A JP H0758633 A JPH0758633 A JP H0758633A JP 5206085 A JP5206085 A JP 5206085A JP 20608593 A JP20608593 A JP 20608593A JP H0758633 A JPH0758633 A JP H0758633A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- counter
- pll circuit
- pll
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 収束時間が早く、ジッタのない、クロック信
号を供給すること。 【構成】 基準クロックと、この基準クロックをＰＬＬ
回路の位相比較器に入力するゲート回路と、このゲート
回路の入力端子の一方にクロック信号発生器からのクロ
ック信号を入力し、前記ゲート回路の他方の入力端子
は、外部から供給される水平同期信号によってリフレッ
シュトリガされ、前記クロック信号をカウントする第１
カウンタと、前記ＰＬＬ回路の出力をカウントする第２
カウンタと、この第２カウンタでカウントした値を記憶
するメモリと、このメモリの値を読み出し、この読み出
した値と前記第１カウンタのカウントした値とを比較す
る比較部と、前記比較部でて比較した結果により制御部
から出力される出力レベルによって前記ＰＬＬ回路の位
相比較器の入力信号を制御するように構成する。
号を供給すること。 【構成】 基準クロックと、この基準クロックをＰＬＬ
回路の位相比較器に入力するゲート回路と、このゲート
回路の入力端子の一方にクロック信号発生器からのクロ
ック信号を入力し、前記ゲート回路の他方の入力端子
は、外部から供給される水平同期信号によってリフレッ
シュトリガされ、前記クロック信号をカウントする第１
カウンタと、前記ＰＬＬ回路の出力をカウントする第２
カウンタと、この第２カウンタでカウントした値を記憶
するメモリと、このメモリの値を読み出し、この読み出
した値と前記第１カウンタのカウントした値とを比較す
る比較部と、前記比較部でて比較した結果により制御部
から出力される出力レベルによって前記ＰＬＬ回路の位
相比較器の入力信号を制御するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、例えばクリアビジョン
（ＥＤＴＶ）回路等に対し、収束時間が早く、ジッタの
ない、クロック信号を供給することができるＰＬＬ（フ
ェ−ズロックドル−プ）回路に関する。
（ＥＤＴＶ）回路等に対し、収束時間が早く、ジッタの
ない、クロック信号を供給することができるＰＬＬ（フ
ェ−ズロックドル−プ）回路に関する。
【０００２】
【従来の技術】クリアビジョン（ＥＤＴＶ）回路等で使
用するクロック信号は、放送されたカラ−テレビ信号の
水平同期信号に位相同期する必要がある。このような位
相同期したクロック信号を得るため、例えば、図３に示
すＰＬＬ回路（ブロック図）が使用されている。同図に
おいて、３２は位相比較器で、この位相比較器は基準信
号として入力する前記放送されたカラ−テレビ信号の水
平同期信号３１とＶＣＯ３４が発振し出力するクロック
信号４５を分周カウンタ回路３６で分周して得られる帰
還信号（水平同期信号）３７と位相比較し、両信号の位
相差に応じた信号を発生する。３３は前記位相比較器３
２から位相差に応じた信号が供給され、該信号に基づき
直流電圧を生成する低域通過フィルタ（ＬＰＦ）であ
る。３４は、前記直流電圧に基づき発振周波数と位相を
制御し、所望のクロック信号３５を生成し出力する電圧
制御発振（ＶＣＯ）回路である。３６は前記クロック信
号３５を所定の比率で分周し、帰還信号３７を生成する
カウンタ（分周器）である。しかし、上記従来のＰＬＬ
回路は、電源投入のタイミングなどによっては、帰還信
号３７と基準信号３１との間に大きな位相差が存在する
場合があり、おおむねＬＰＦ３の時定数、および、この
ＬＰＦ３３に縦続接続したＶＣＯ３４の総合特性によっ
て収束速度が遅くなり、所定の収束時間内に水平同期信
号３１に位相同期する安定したクロック信号３５を発生
させることができず、また前記収束速度を早くしようと
して、例えば、ＬＰＦ３３の時定数を小さくすると、基
準信号３１のジッタをキャンセルできないため、出力ク
ロック信号３５にもジッタが発生するようになる。この
ように回路の安定度（出力信号がどの程度ジッタを有し
ているか）と収束時間（同期する迄に要する時間）とは
互いに相反する関係にあるため、従来のＰＬＬ回路の安
定度と収束時間の両方を共に向上させることは困難であ
っった。
用するクロック信号は、放送されたカラ−テレビ信号の
水平同期信号に位相同期する必要がある。このような位
相同期したクロック信号を得るため、例えば、図３に示
すＰＬＬ回路（ブロック図）が使用されている。同図に
おいて、３２は位相比較器で、この位相比較器は基準信
号として入力する前記放送されたカラ−テレビ信号の水
平同期信号３１とＶＣＯ３４が発振し出力するクロック
信号４５を分周カウンタ回路３６で分周して得られる帰
還信号（水平同期信号）３７と位相比較し、両信号の位
相差に応じた信号を発生する。３３は前記位相比較器３
２から位相差に応じた信号が供給され、該信号に基づき
直流電圧を生成する低域通過フィルタ（ＬＰＦ）であ
る。３４は、前記直流電圧に基づき発振周波数と位相を
制御し、所望のクロック信号３５を生成し出力する電圧
制御発振（ＶＣＯ）回路である。３６は前記クロック信
号３５を所定の比率で分周し、帰還信号３７を生成する
カウンタ（分周器）である。しかし、上記従来のＰＬＬ
回路は、電源投入のタイミングなどによっては、帰還信
号３７と基準信号３１との間に大きな位相差が存在する
場合があり、おおむねＬＰＦ３の時定数、および、この
ＬＰＦ３３に縦続接続したＶＣＯ３４の総合特性によっ
て収束速度が遅くなり、所定の収束時間内に水平同期信
号３１に位相同期する安定したクロック信号３５を発生
させることができず、また前記収束速度を早くしようと
して、例えば、ＬＰＦ３３の時定数を小さくすると、基
準信号３１のジッタをキャンセルできないため、出力ク
ロック信号３５にもジッタが発生するようになる。この
ように回路の安定度（出力信号がどの程度ジッタを有し
ているか）と収束時間（同期する迄に要する時間）とは
互いに相反する関係にあるため、従来のＰＬＬ回路の安
定度と収束時間の両方を共に向上させることは困難であ
っった。
【０００３】
【発明が解決しようとする課題】本発明は上記問題点に
鑑みなされたもので、入力（基準）信号が供給される
と、所定時間以内に、その入力信号に位相同期したクロ
ック信号を出力することができ、しかもジッタのない安
定した回路動作を行うことができるＰＬＬ回路を提供す
ることにある。
鑑みなされたもので、入力（基準）信号が供給される
と、所定時間以内に、その入力信号に位相同期したクロ
ック信号を出力することができ、しかもジッタのない安
定した回路動作を行うことができるＰＬＬ回路を提供す
ることにある。
【０００４】
【課題を解決するための手段】入力信号と帰還信号の位
相差を検出し、該位相差に応じた信号を出力する位相比
較器と、前記位相差に応じた信号を入力し、直流電圧に
変換し出力する低域通過フィルタと、前記低域通過フィ
ルタに縦続接続するとともに、前記低域通過フィルタが
供給する直流電圧により制御され、所定の出力信号を発
生する電圧制御発振器（ＶＣＯ）と、前記電圧制御発振
器の出力信号を分周する分周器とを備えたＰＬＬ回路に
おいて、基準クロックと、この基準クロックＰＬＬ回路
の位相比較器に入力するゲート回路と、このゲート回路
の入力端子の一方にクロック信号発生器からのクロック
信号を入力し、前記ゲート回路の他方の入力端子は、外
部から供給される水平同期信号のエッジによってリフレ
ッシュトリガされ、前記クロック信号をカウントする第
１カウンタと、前記ＰＬＬ回路の出力をカウントする第
２カウンタと、この第２カウンタでカウントした値を記
憶するメモリと、このメモリの値を読み出し、この読み
出した値と前記第１カウンタがカウントした値とを比較
する比較部と、前記比較部で比較した結果により制御部
から出力される出力レベルによって制御される。
相差を検出し、該位相差に応じた信号を出力する位相比
較器と、前記位相差に応じた信号を入力し、直流電圧に
変換し出力する低域通過フィルタと、前記低域通過フィ
ルタに縦続接続するとともに、前記低域通過フィルタが
供給する直流電圧により制御され、所定の出力信号を発
生する電圧制御発振器（ＶＣＯ）と、前記電圧制御発振
器の出力信号を分周する分周器とを備えたＰＬＬ回路に
おいて、基準クロックと、この基準クロックＰＬＬ回路
の位相比較器に入力するゲート回路と、このゲート回路
の入力端子の一方にクロック信号発生器からのクロック
信号を入力し、前記ゲート回路の他方の入力端子は、外
部から供給される水平同期信号のエッジによってリフレ
ッシュトリガされ、前記クロック信号をカウントする第
１カウンタと、前記ＰＬＬ回路の出力をカウントする第
２カウンタと、この第２カウンタでカウントした値を記
憶するメモリと、このメモリの値を読み出し、この読み
出した値と前記第１カウンタがカウントした値とを比較
する比較部と、前記比較部で比較した結果により制御部
から出力される出力レベルによって制御される。
【０００５】
【作用】前記ＰＬＬ回路に入力する入力信号は、前記の
安定した繰り返し周期を備えた発振器によって発振する
基準クロック信号によって供給されるので、前記ＰＬＬ
回路の入力信号はジッタのない安定なものとなる。ま
た、カウンタに水平同期信号が供給されると、この供給
された信号のエッジによって第１カウンタがリセットさ
れ、前記供給された入力信号の立ち上がりによって前記
カウンタがセットされるようになるので、水平同期信号
に位相同期したクロック信号を即座にＰＬＬ回路の入力
に供給することができる。
安定した繰り返し周期を備えた発振器によって発振する
基準クロック信号によって供給されるので、前記ＰＬＬ
回路の入力信号はジッタのない安定なものとなる。ま
た、カウンタに水平同期信号が供給されると、この供給
された信号のエッジによって第１カウンタがリセットさ
れ、前記供給された入力信号の立ち上がりによって前記
カウンタがセットされるようになるので、水平同期信号
に位相同期したクロック信号を即座にＰＬＬ回路の入力
に供給することができる。
【０００６】
【実施例】以下、本発明によるＰＬＬ回路について、図
を用いて詳細に説明する。図１は、本発明によるＰＬＬ
回路の実施例ブロック図である。１は入力信号１０と帰
還信号１２間の位相差を検出し、該位相差に応じた信号
を出力する位相比較器である。２は、前記位相差に応じ
た信号を入力し、直流電圧に変換し出力する低域通過フ
ィルタである。３は、前記底域フィルタ２に縦続接続す
るとともに、低域通過フィルタ２が供給する直流電圧に
より制御され、所定の出力（クロック）信号４を発生通
過電圧制御発振器（ＶＣＯ）である。５は、前記電圧制
御発振部３の出力信号を分周する分周器である。前記位
相比較器１の入力信号８は、ゲート回路９の出力から供
給され、このゲート回路の入力端子の一方には、クロッ
ク信号発生器７からのクロック信号が入力される。前記
ゲート回路の他方の入力端子は、外部から供給される水
平同期信号のエッジによってリフレッシュトリガされ、
前記クロック信号をカウントする第１カウンタ６と、前
記ＰＬＬ回路の出力をカウントする第２カウンタ１２
と、この第２カウンタ１２でカウントした値を記憶する
メモリ１３と、このメモリ１３の値を読み出し、この読
み出した値と前記第１カウンタがカウントした値とを比
較する比較部１１と、前記比較部１１でて比較した結果
により制御部１０から出力される出力レベルによって制
御される。
を用いて詳細に説明する。図１は、本発明によるＰＬＬ
回路の実施例ブロック図である。１は入力信号１０と帰
還信号１２間の位相差を検出し、該位相差に応じた信号
を出力する位相比較器である。２は、前記位相差に応じ
た信号を入力し、直流電圧に変換し出力する低域通過フ
ィルタである。３は、前記底域フィルタ２に縦続接続す
るとともに、低域通過フィルタ２が供給する直流電圧に
より制御され、所定の出力（クロック）信号４を発生通
過電圧制御発振器（ＶＣＯ）である。５は、前記電圧制
御発振部３の出力信号を分周する分周器である。前記位
相比較器１の入力信号８は、ゲート回路９の出力から供
給され、このゲート回路の入力端子の一方には、クロッ
ク信号発生器７からのクロック信号が入力される。前記
ゲート回路の他方の入力端子は、外部から供給される水
平同期信号のエッジによってリフレッシュトリガされ、
前記クロック信号をカウントする第１カウンタ６と、前
記ＰＬＬ回路の出力をカウントする第２カウンタ１２
と、この第２カウンタ１２でカウントした値を記憶する
メモリ１３と、このメモリ１３の値を読み出し、この読
み出した値と前記第１カウンタがカウントした値とを比
較する比較部１１と、前記比較部１１でて比較した結果
により制御部１０から出力される出力レベルによって制
御される。
【０００７】次に、本発明によるＰＬＬ回路の動作を説
明する。図２は、本発明によるＰＬＬ回路において、水
平同期信号のジッタに対する対応を説明する図で、パル
ス幅２３は水平同期信号２０にジッタのない場合のパル
ス幅で、このパルス幅の期間ＰＬＬの位相比較器の一方
の入力には信号波形２１に示すクロックが供給される。
第１カウンタは水平同期信号のエッジ２５によってリセ
ットされ、信号の立ち上がりによってセットされてカウ
ントを開始するようにるようになっているので、前記水
平同期信号２０にジッタが発生し、パルス幅２４に示す
ように間隔が狭まった場合は、この間のクロックを前記
第１カウンタがカウントし、このカウントした値が、パ
ルス幅２３の場合に比較して少ないことを比較部で比較
され、制御部によってポイント２５にてゲートが閉じら
れ、ＰＬＬの位相比較器に入力が供給されなくなる。こ
の間前記カウンタは次の水平同期信号のパルス幅２６の
期間のクロック数をカウントし、この値を比較部にて比
較し、比較した結果が基準値と同じであるので制御部は
再びゲートを開きＰＬＬの位相比較器にクロックを入力
する。このように一水平同期信号期間内で、次々とジッ
タの有無が比較され、常に水平同期信号に位相同期した
安定なクロック信号を得ることができる。また、前記Ｐ
ＬＬ回路の入力信号は、内部の周波数安定度の良好な発
振器によって生成されるようになっているので、ジッタ
のない安定した信号となる。
明する。図２は、本発明によるＰＬＬ回路において、水
平同期信号のジッタに対する対応を説明する図で、パル
ス幅２３は水平同期信号２０にジッタのない場合のパル
ス幅で、このパルス幅の期間ＰＬＬの位相比較器の一方
の入力には信号波形２１に示すクロックが供給される。
第１カウンタは水平同期信号のエッジ２５によってリセ
ットされ、信号の立ち上がりによってセットされてカウ
ントを開始するようにるようになっているので、前記水
平同期信号２０にジッタが発生し、パルス幅２４に示す
ように間隔が狭まった場合は、この間のクロックを前記
第１カウンタがカウントし、このカウントした値が、パ
ルス幅２３の場合に比較して少ないことを比較部で比較
され、制御部によってポイント２５にてゲートが閉じら
れ、ＰＬＬの位相比較器に入力が供給されなくなる。こ
の間前記カウンタは次の水平同期信号のパルス幅２６の
期間のクロック数をカウントし、この値を比較部にて比
較し、比較した結果が基準値と同じであるので制御部は
再びゲートを開きＰＬＬの位相比較器にクロックを入力
する。このように一水平同期信号期間内で、次々とジッ
タの有無が比較され、常に水平同期信号に位相同期した
安定なクロック信号を得ることができる。また、前記Ｐ
ＬＬ回路の入力信号は、内部の周波数安定度の良好な発
振器によって生成されるようになっているので、ジッタ
のない安定した信号となる。
【０００８】
【発明の効果】以上説明したように、本発明は入力（基
準）信号が供給されると、この供給された信号の立ち下
がりによってＰＬＬ回路の入力信号がリセットされ、前
記供給された信号の立ち上がりによって前記ＰＬＬ回路
の入力信号がセットされ、短時間の内にその入力信号に
位相同期することができる。また、前記ＰＬＬ回路の入
力信号は、内部の周波数安定度の良好な発振器によって
生成されて入力されるので、ジッタがなくなる。従っ
て、クリアビジョンなどにおいて、チャンネル切り換え
や電源の投入などをおこなった際において、即座に、し
かもジッタのない安定したクロック信号を供給すること
ができる。
準）信号が供給されると、この供給された信号の立ち下
がりによってＰＬＬ回路の入力信号がリセットされ、前
記供給された信号の立ち上がりによって前記ＰＬＬ回路
の入力信号がセットされ、短時間の内にその入力信号に
位相同期することができる。また、前記ＰＬＬ回路の入
力信号は、内部の周波数安定度の良好な発振器によって
生成されて入力されるので、ジッタがなくなる。従っ
て、クリアビジョンなどにおいて、チャンネル切り換え
や電源の投入などをおこなった際において、即座に、し
かもジッタのない安定したクロック信号を供給すること
ができる。
【図１】本発明によるＰＬＬ回路の実施例ブロック図で
ある。
ある。
【図２】本発明によるＰＬＬ回路の動作を説明する波形
図である。
図である。
【図３】従来のＰＬＬ回路の実施例ブロック図である。
１ 位相比較器 ２ 低域通過フィルタ ３ 電圧制御発振器（ＶＣＯ） ４ 出力クロック信号 ５ 分周器 ６ 同期信号発生器 ７ 発振器 ８ 入力 ９ ゲート回路 １０ 制御部 １１ 比較部 １２ カウンタ １３ メモリ
Claims (1)
- 【請求項１】 入力信号と帰還信号の位相差を検出し、
該位相差に応じた信号を出力する位相比較器と、前記位
相差に応じた信号を入力し、直流電圧に変換し出力する
低域通過フィルタと、このフィルタに縦続接続するとと
もに、前記低域フィルタが供給する直流電圧により制御
され、所定の出力（クロック）信号を発生する電圧制御
発振器（ＶＣＯ）と、前記電圧制御発振器の出力信号を
分周する分周器とを備えたＰＬＬ回路において、このＰ
ＬＬ回路の位相比較器の一方の入力側に基準入力信号を
供給するゲート回路と、前記基準入力信号をゲート回路
の入力端子の一方に供給するクロック信号発生器と、水
平同期信号によってリフレッシュトリガされ、前記クロ
ック信号をカウントする第１カウンタと、前記ＰＬＬ回
路の出力をカウントする第２カウンタと、この第２カウ
ンタでカウントした値を記憶するメモリと、このメモリ
の値を読みだし、前記第１カウンタがカウントした値と
を比較する比較部と、この比較した結果により、前記ゲ
ート回路の他方の入力端子の入力レベルを制御する制御
部を備えたことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5206085A JPH0758633A (ja) | 1993-08-20 | 1993-08-20 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5206085A JPH0758633A (ja) | 1993-08-20 | 1993-08-20 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758633A true JPH0758633A (ja) | 1995-03-03 |
Family
ID=16517575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5206085A Pending JPH0758633A (ja) | 1993-08-20 | 1993-08-20 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758633A (ja) |
-
1993
- 1993-08-20 JP JP5206085A patent/JPH0758633A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4780759A (en) | Sampling clock generation circuit of video signal | |
| US4769704A (en) | Synchronization signal generator | |
| US6166606A (en) | Phase and frequency locked clock generator | |
| US4617594A (en) | Signal generator circuit | |
| JP3555372B2 (ja) | 同期処理回路 | |
| US5168360A (en) | Sampling clock generating circuit for a-d conversion of a variety of video signals | |
| JP2954043B2 (ja) | Ｏｓｄ装置 | |
| US6018273A (en) | Externally-synchronized voltage-controlled oscillator in phase locked loop | |
| JPH0758633A (ja) | Ｐｌｌ回路 | |
| JP2690358B2 (ja) | ディスプレイ | |
| JPS6161308B2 (ja) | ||
| JPH06276089A (ja) | Ｐｌｌ回路 | |
| US4742313A (en) | Phase-locked loop circuit having a mechanism for preventing erroneous operation | |
| JP3005549B1 (ja) | Ｐｌｌ回路及びそのｐｌｌ同期方法 | |
| JPH0752843B2 (ja) | Ｐｌｌ回路 | |
| JP2748746B2 (ja) | 位相同期発振器 | |
| JPS63234630A (ja) | 位相同期ル−プの同期補償回路 | |
| JPH03119881A (ja) | クロック発生回路 | |
| JPH1188156A (ja) | クロック生成用ｐｌｌ回路 | |
| JP2552313Y2 (ja) | 表示エリア補正回路 | |
| KR0150973B1 (ko) | 전압제어발진기의 발진주파수 제어장치 | |
| KR0182056B1 (ko) | 위상 동기 루프 시스템의 사이드 로크 방지 회로 | |
| JPH03228473A (ja) | 同期信号発生回路 | |
| JPH0126596B2 (ja) | ||
| JPH11177843A (ja) | 位相同期回路 |