KR0150973B1 - 전압제어발진기의 발진주파수 제어장치 - Google Patents

전압제어발진기의 발진주파수 제어장치 Download PDF

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KR0150973B1 KR1019930014669A KR930014669A KR0150973B1 KR 0150973 B1 KR0150973 B1 KR 0150973B1 KR 1019930014669 A KR1019930014669 A KR 1019930014669A KR 930014669 A KR930014669 A KR 930014669A KR 0150973 B1 KR0150973 B1 KR 0150973B1
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Abstract

이 발명은 전압제어발진기의 발진주파수 제어장치에 관한것으로서, 영상신호의 칼라서브캐리어를 이용하여 입력되는 복합동기신호와 동기된 일정폭의 윈도우 펄스신호를 발생시킨후에 상기 펄스의 특정 구간내에서 발진주파수를 분주한 펄스신호의 주기를 카운트하여 에러양을 펄스신호로 변환하여 에러펄스를 에러전압으로 검출하여 전압의 변동에 따라 발진주파수가 조절되는 전압제어발진기로 피드백함으로써, 수평동기신호 분리장치가 불필요하기 때문에 자재비가 절감되는 효과와, 발진주파수 제어장치를 로직회로로 구성할수가 있기 때문에 집적화가 가능한 효과와, 발진주파수의 미세한 주파수의 변동에도 정확한 주파수로 보정할 수가 있기 때문에 고성능 전압제어발진기를 구성할 수가 있는 효과가 있으며, 영상신호와 관련된 비데오 테이프 레코더나 텔레비젼 및 레이져 디스크 플레이어등에 적용이 가능하다.

Description

전압제어 발진기의 발진주파수 제어장치
제1도는 종래의 기술에 따른 전압제어발진기의 발진주파수 제어장치의 구성도.
제2도는 이 발명에 따른 전압제어발진기의 발진주파수 제어장치의 구성도.
제3도는 제2도에 따른 윈도우 펄스신호 발생기의 일실시예를 나타내는 상세회로도.
제4도는 제3도에 따른 윈도우 펄스신호의 파형도로서,
(a)는 복합동기신호에서 수평동기신호 구간일 때의 파형도.
(b)는 복합동기신호에서 이퀄라이져 구간일 때의 파형도.
(c)는 복합동기신호에서 수직동기신호 구간일 때의 파형도.
제5도는 제2도에 따른 에러 펄스신호 발생기의 일실시예를 나타내는 상세회로도.
제6도는 제5도에 따른 에러 펄스신호의 파형도.
제7도는 제2도에 따른 에러전압 검출부의 실시예를 나타내는 상세회로도.
제8도는 제7도에 따른 에러전압 파형도로서,
(a)는 발진되는 주파수가 설정된 기준주파수와 일치할 경우의 파형도.
(b)는 발진되는 주파수가 설정된 기준주파수보다 높을 경우의 파형도.
(c)는 발진되는 주파수가 설정된 기준주파수보다 낮을 경우의 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
11,24 : 전압제어발진기 12,25 : 분주기
13 : 검출부 14 : 저역통과필터
21 : 윈도우 펄스신호 발생기 22 : 에러 펄스신호 발생기
23 : 에러 전압 검출부 AT1~AT9 : T형 플립플롭
AD1~AD5 : D형 플립플롭 31,33,52,54,56 : 인버터
32,51,53,55 : 낸드(NAND)게이트 Q1~Q4 :트랜지스터
R1~R2 : 저항 C1 : 콘덴서
이 발명은 전압제어발진기의 발진주파수 제어장치에 관한 것으로서, 더욱 상세하게는 전압의 변동에 따라 발진되는 주파수가 조절되는 전압제어발진기에서 발진되는 주파수의 편차를 보정하기 위하여 발진주파수와 기준주파수의 위상을 비교하여 펄스신호를 발생시키고 직류전압으로 변환한 후 전압제어발진기로 피드백하여 발진주파수를 보정하므로써, 정확한 주파수가 발진되도록 제어하는 전압제어발진기의 발진주파수 제어장치에 관한 것이다.
통상적으로 각종 주파수를 발생시키기 위하여 전압제어발진기를 사용하고 있다. 비데오 테이프 레코더에서는 칼라신호를 저역변환 및 고역변환을 시키기 위해서 입력되는 영상신호에서 분리된 수평동기신호 주파수에 대한 정수배의 주파수를 발생시킨 후 분주하여 칼라신호 저역변환 및 고역변환시에 상기 전압제어발진기가 사용된다.
제1도는 종래의 기술에 따른 전압제어발진기의 발진주파수 제어장치의 구성도를 나타낸 것으로서, 전압제어발진기(11)는 nfN(n:정수, fN:수평동기신호주파수)의 주파수를 발진하여 출력시키는 한편, 분주기(12)로도 출력시킨다. 또한, 분주기(12)는 전압제어발진기(11)에서 발진되는 nfN의 주파수를 1/n로 분주하여 fN의 수평동기신호와 동일한 주파수를 발생시킨다.
그리고, 검출부(13)는 분주기(12)에서 분주된 fN의 주파수와 입력되는 복합영상신호의 복합동기신호에서 분리한 수평동기신호 주파수와의 위상차를 비교하여 에러펄스를 발생시킨다. 그리고, 저역통과필터(13)는 분주기(12)에서 분주된 fN의 주파수와 입력되는 복합영상신호의 복합동기신호에서 분리한 수평동기신호 주파수와의 위상차를 비교하여 에러펄스를 발생시킨다. 그리고, 저역통과필터(14)는 검출부(13)에서 발생된 에러펄스를 에러전압으로 변환하여 전압제어발진기(11)로 입력되는 직류전압을 변동시킴으로써 발진되는 주파수를 보정한다.
이와 같은 에러전압 검출방식에서는 입력되는 영상신호의 복합동기신호에서 분리된 수평동기신호를 기준신호로 사용하고 있기 때문에 반드시 영상신호에서 복합동기신호를 1차적으로 분리시킨 후, 2차적으로 상기 복합동기신호에서 수평동기신호를 분리시키는 수평동기신호 분리장치를 필수적으로 사용해야 하는 문제점이 있다.
이 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 이 발명의 목적은 입력되는 복합동기신호를 사용하여 특정 구간에서만 발진주파수의 주기를 카운트하여 발생시킨 펄스신호를 직류전압으로 변환하여 전압제어발진기(11)로 입력되는 직류전압을 변동시킴으로써 발진되는 주파수를 보정한다.
이와 같은 에러전압 검출방식에서는 입력되는 영상신호의 복합동기신호에서 분리된 수평동기신호를 기준신호로 사용하고 있기 때문에 반드시 영상신호에서 복합동기신호를 1차적으로 분리시킨 후, 2차적으로 상기 복합동기신호에서 수평동기신호를 사용하여 특정 구간에서만 발진주파수의 주기를 카운트하여 발생시킨 펄스신호를 직류전압으로 변환시켜 전압제어발진기로 입력되는 직류전압을 가변시킴으로써, 수평동기신호 분리장치를 사용할 필요가 없으며, 또한 발진주파수가 미세하게 변동되어도 정확한 주파수로 보정할 수가 있는 전압제어발진기의 주파수 제어장치를 제공함에 있다.
상기와 같은 목적을 달성하기 위한 이 발명에 따른 전압제어발진기의 발진주파수 제어장치의 특징은, 전압을 변동시켜 발진하는 주파수를 조절할 수 있는 전압제어발진기의 주파수를 제어하는 장치에 있어서, 영상신호의 칼라서브캐리어 주파수와 입력되는 복합동기신호에 근거하여 그의 폴링에지가 상기 복합동기신호의 폴링에지에 동기되고 그의 라이징 에지는 상기 복합동기신호의 폴링에지와 라이징 에지 사이에 존재하도록 소정의 펄스폭을 갖는 윈도우 펄스 신호를 발생시키는 윈도우 펄스신호 발생기와; 상기 윈도우 펄스신호와 전압제어 발진기로부터 입력되는 주파수에 근거하여, 그의 폴링 에지가 상기 윈도우 펄스신호의 라이징 에지에 동기되며, 그의 라이징 에지는 상기 윈도우 펄스신호의 폴링에지와 라이징 에지 사이에 존재하도록 소정의 펄스폭을 갖는 제1제어신호와, 그의 라이징 에지가 상기 윈도우 펄스신호의 폴링 에지에 동기되며, 그의 폴링 에지는 상기 윈도우 펄스신호의 폴링 에지와 라이징 에지 사이에 존재하도록 소정의 펄스폭을 갖는 제2제어신호를 발생하는 에러 펄스신호 발생기와; 상기 에러 펄스신호 발생기에서 발생된 제1및 제2제어신호를 에러전압으로 변환시키는 에러전압 검출부와; 상기 에러전압의 변동에 따라 발진되는 주파수를 조절하여 상기 에러 펄스신호 발생기로 출력시키는 전압제어발진기로 구성된 점에 있다.
이하, 이 발명에 따른 전압제어발진기의 발진주파수 제어장치의 바람직한 하나의 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
제2도는 이 발명에 따른 전압제어발진기의 발진주파수 제어장치의 구성도를 나타낸 것으로서, 윈도우 펄스신호 발생기(21)의 제1입력단에는 복합동기신호가 입력되고, 제2입력단에는 칼라서브캐리어가 입력되며, 윈도우 펄스신호 출력단은 에러 펄스신호 발생기(22)의 제1입력단에 연결된다. 에러펄스신호 발생기(22)의 제1제어신호 출력단은 에러전압검출부(23)의 제1입력단에 연결되고, 제2제어신호 출력단은 에러전압 검출부(23)의 제2입력단에 연결된다.
한편, 에러전압검출부(23)의 에러전압 출력단은 전압제어발진기(24)의 입력단에 연결된다. 전압제어 발진기(24)에서 발진된 주파수의 제1출력단은 에러 펄스신호 발생기(22)의 제2입력단에 연결되며, 제2출력단은 분주기(25)의 입력단에 연결되어 있는 한편, 전압제어 발진주파수 출력단에도 연결된다. 분주기(25)에서 발진주파수를 분주하여 수직동기신호 주파수를 출력한다.
이와 같이 구성된 전압제어발진기의 발진주파수 제어장치에서 상기 윈도우 펄스신호 발생기(21)는 입력되는 영상신호의 칼라서브캐리어와 복합동기신호를 이용하여 복합동기신호와는 동기되면서 소정의 듀티를 갖는 윈도우 펄스신호를 발생시켜 에러 펄스신호 발생기(22)로 출력시킨다. 에러 펄스신호 발생기(22)는 입력되는 윈도우 펄스신호의 특정 구간에서 입력되는 발진주파수를 카운트하여 소정의 듀티를 갖는 에러펄스를 발생시켜서 에러전압검출부(23)로 출력시킨다.
그리고, 에러전압검출부(23)는 입력되는 에러펄스를 에러전압으로 변환하여 전압제어발진기(24)로 출력시킨다. 전압제어 발진기(24)는 발진되는 주파수를 에러 펄스신호 발생기(22)로 출력시키면서 전압제어 발진기주파수 출력단으로도 출력시키는 한편, 분주기(25)로도 출력시킨다. 분주기(25)는 입력되는 발진주파수(nfN: n은 정수 fN는 수평동기신호주파수)를 1/n로 분주하여 수평동기신호주파수(fN)를 출력시킨다.
이와 같은 전압제어발진기의 발진주파수 제어장치의 상세회로도는 제3도, 제5도 및 제7도에 도시되어 있다.
제3도는 윈도우 펄스신호 발생기의 하나의 실시예를 나타낸 상세회로도이다.
T형 플립플롭 5단(AT1~AT5)으로 구성된 카운터에서는 제1단 T형 플립플롭(AT1)의 클럭단(CK)에는 칼라서브캐리어가 입력되고, 리세트단(R)에는 복합동기신호가 입력되고 있으며, 출력단(Q)은 제2단 T형 플립플롭(AT2)의 클럭단(CK)에 연결된다. 제2단 T형 플립플롭(AT2)의 리세트단(R)은 T형 플립플롭(AT1)의 리세트단(R)과 연결되고, 출력단(Q)은 T형 플립플롭(AT3)의 클럭단(CK)에 연결된다.
제3단, 제4단 및 제5단 T형 플립플롭(AT5)도 제2단 T형 플립플롭(AT2)과 동일하게 연결되며, 제5단 T형 플립플롭(AT5)의 출력단(Q)는 D형 플립플롭(AD1)의 입력단(D)에 연결된다.
그리고, 제1로직회로인 D형 플립플롭(AD1)의 클럭단(CK)은 입력되는 칼라서브캐리어에 연결되고, 리세트단(R)은 제5단 T형 플립플롭(AT5)의 리세트단(R)에 연결되며, 반전출력단(Q)은 제2로직회로인 D형 플립플롭(AD2)의 입력단(D)은 전원(B+)단에 연결되고 리세트단(R)은 D형 플립플롭(AD1)의 리세트단(R)에 연결되며, 출력단(Q)은 제3로직회로인 D형 플립플롭(AD3)의 입력단(D)에 연결된다.
그리고, 인버터(33)와 D형 플립플롭(AD3)으로 구성된 제3로직회로에서 인버터(33)의 입력단은 D형 플립플롭(AD1)의 클럭단(CK)에 연결되고, 출력단은 D형 플립플롭(AD3)의 클럭단(CK)에 연결된다. 또한, D형 플립플롭(AD3)의 리세트단(R)은 D형 플립플롭(AD2)의 리세트단(R)에 연결되고, 반전출력단(Q)은 제4로직회로에서 인버터(31)의 입력단은 D형 플립플롭(AD3)의 리세트단(R)에 연결되고, 출력단은 앤드게이트(32)의 제1입력단에 연결되며, 낸드게이트(32)의 출력단은 제2도에 도시된 바와 같이 에러 펄스신호 발생기(22)로 출력된다.
이와 같이 구성된 윈도우 펄스신호 발생기(21)는 입력되는 칼라서브캐리어를 클럭신호로 사용하고, 입력되는 복합동기신호를 각각 T형 및 D형 플립플롭의 리세트신호로 사용하여 칼라서브캐리어를 분주시킨다. T형 플립플롭(AT1)의 출력펄스를 T형 플립플롭(AT2)의 클럭신호로 입력시키고, T형 플립플롭(AT2)의 출력펄스는 T형 플립플롭(AT3)의 클럭신호로 입력시키는 과정으로 5단의 T형 플립플롭을 시리얼로 구성함으로써, 칼라서브캐리어를 32분주하여 T형 플립플롭(AT5)의 출력단(Q)으로 출력한다.
이와 같이 칼라서브캐리어를 32분주한 T형 플립플롭(AT5)의 출력펄스(제4도의(a),(b),(c)에서의 AT5(Q))는 제1로직회로인 D형 플립플롭(AD1)의 입력단(D)으로 출력된다. D형 플립플롭(AD1)의 입력단으로 출력된다. D형 플립플롭(AD1)은 칼라서브캐리어를 클럭신호로 사용하고 복합동기신호를 리세트신호로 사용하여 입력단(D)으로 입력되는 D형 플립플롭(AD1)의 출력펄스를 1fsc의 주기만큼 지연시키고 반전시켜서 반전출력단(Q)으로 출력시킨다. (제4도의(AD()그리고,D형 플립플롭(AD2)은 전원(B+)이 입력단자 (D)에 인가된 상태에서 출력단(Q)은 제4도의 (a),(b),(c)에 도시된 바와 같이 리세트(LOW)상태를 유지한 상태에서 D형 플립플롭(AD1)의 반전출력단()에서 입력되는 펄스신호의 첫번째 폴링엣지에서 하이상태로 반전되고, 복합동기신호의 라이징엣지에서 다시 리세트 상태로 환원되는 출력펄스(제4도의(a),(b),(c)에 도시된 AD(Q))를 D형 플립플롭(AD3)의 입력단(D)으로 출력시킨다.
또한, D형 플립플롭(AD3)은 칼라서브캐리어를 인버터(33)에서 반전시켜서 클럭신호로 사용하여, 복합동기신호를 리세트신호로 사용하여 D형 플립플롭(AD2)으로부터 입력되는 펄스신호를 약 0.5fsc주기만큼 지연시킨 후 반전출력단()으로 반전시켜 출력시킨다.
결과적으로, D형 플립플롭(AD1)의 반전 출력단()의 펄스신호는 복합동기신호의 폴링엣지에서 약 17fsc(17/4.43㎒=3.86㎲)DM 주기이후에 첫번째 폴링엣지를 형성하게 되고, 동시에 D형 플립플롭(AD2)의 출력단(Q)은 라이징엣지를 형성하게 된다. D형 플립플롭(AD2)은 일단 라이징엣지가 형성되면, 복합동기신호의 라이징엣지에 의해 리세트될 때까지 계속하여 하이상태를 유지한다.
그리고 D형 플립플롭(AD3)의 반전출력단()으로 출력되는 펄스신호는 D형 플립플롭(AD2)의 출력단(Q)으로부터 입력되는 펄스신호를 약 0.5fsc(0.5/4.43㎒=114ns)지연시킨 후 반전시킨 것이므로 입력되는 복합동기신호의 라이징엣지 이후 약113ns에서 라이징엣지가 형성되고, 입력되는 복합동기신호의 폴링엣지 이후 약17.5fsc(17.5/4 4.43㎒=4㎲)에서 폴링엣지가 형성된다.
그리고, 인버터(31)과 낸드게이트(32)로 구성된 제4도의 (a),(b),(c)에 도시된 바와 같은 윈도우 펄스신호를 발생시켜서 제2도에 도시된 바와 같이 에러펄스신호 발생기(22)로 출력시킨다.
그리고, 제5도는 에러 펄스신호 발생기의 하나의 실시예를 나타낸 상세회로도이다.
4단의 T형 플립플롭(AT6~AT9)과 낸드게이트(51)및 인버터(52)로 구성된 제5로직회로에서 T형 플립플롭(AT6)은 전압제어발진기(24)에서 입력되는 발진주파수가 클럭단(CK)으로 입력되고, 윈도우 펄스신호발생기(21)에서 만들어진 윈도우 펄스신호는 리세트단(R)으로 입력된다. 그리고, T형 플립플롭(AT6)의 출력단(Q)는 T형 플립플롭(AT7)의 클럭단(CK)과 낸드게이트(51)의 제2입력단에 연결된다.
그리고, 제2단 T형 플립플롭(AT7)의 리세트단(R)은 T형 플립플롭(AT6)의 리세트단(R)에 연결되고, 출력단(Q)는 T형 플립플롭(AT8)의 클럭단(CK)에 연결된다. 제3단, 제4단 T형 플립플롭(AT8,AT9)도 제2단 플립플롭과 동일하게 구성되어 있으며, 제4단 플립플롭(AT9)의 출력단(Q)는 T형 플립플롭(AT8)클럭단(CK)에 연결된다. 제3단,제4단 T형 플립플롭(AT8,AT9)도 제2단 플립플롭과 동일하게 구성되어 있으며, 제4단 플립플롭(AT9)의 출력단(Q)은 낸드게이트(51)의 제1입력단에 연결된다. 낸드게이트(51)의 출력단은 인버터(52)의 입력단에 연결되고, 출력단은 D형 플립플롭(AD4)의 입력단(D)에 연결된다.
그리고, 제6로직회로인 D형 플립플롭(AD4)의 클럭단(CK)은 T형 플립플롭(AT6)의 클럭단에 연결되고, 리세트단(R)은 T형 플립플롭(AT9)의 리세트단(R)에 연결되며,반전출력단(Q)은 D형 플립플롭(AD5)의 클럭단(CK)에 연결된다. 제7로직회로인 D형 플립플롭(AD5)의 입력단(D)은 전원(B+)단에 연결되고, 리세트단(R)은 D형 플립플롭(AD5)의 입력단(D)은 전원(B+)단에 연결되고, 리세트단(R)은 D형 플립플롭(AD4)의 리세트단(R)에 연결된다. 또한, D형 플립플롭(AD5)의 출력단(Q)는 낸드게이트(53)의 제2입력단에 연결되고, 반전출력단(Q)은 낸드게이트(55)의 제2입력단에 연결된다.
그리고 인버터(57,54)와 낸드게이트(53)으로 구성된 제8로직회로에서 인버터(57)의 입력단은 D형 플립플롭(AD5)의 리세트단(R)에 연결되고, 출력단은 낸드게이트(53)의 제1입력단과 낸드게이트(55)의 제1입력단에 연결되며, 낸드게이트(53)의 출력단은 인버터(54)의 입력단에 연결된다. 또한, 인버터(54)의 출력단은 제2도에 도시된 바와 같이 에러전압검출부(23)의 제1입력단에 연결된다. 그리고, 낸드게이트(55)와 인버터(56)으로 구성된 제9로직회로에서 낸드게이트(55)의 출력은 인버터(56)의 입력단에 연결되고, 출력단은 제2도에 도시된 바와 같이 에러전압검출부(23)의 제2입력단에 연결된다.
이와 같이 구성된 에러 펄스신호 발생기(23)에서 T형 플립플롭(AT6)은 전압제어발진기(24)에서 입력되는 발진주파수를 클럭신호로 사용하고, 윈도우 펄스신호 발생기(21)에서 입력되는 발진주파수를 클럭신호로 사용하고, 윈도우 펄스신호 발생기(21)에서 입력되는 윈도우 펄스 신호를 리세트신호로 사용한다. T형 플립플롭(AT6)의 출력펄스는 T형 플립플롭(AT7)의 클럭신호로 사용한다.
플립플롭(AT7,AT8,AT9)도 입력되는 윈도우 펄스신호를 리세트신호로 사용하며, 각단의 출력펄스는 다음단의 클럭신호로 사용한다.
그리고, 낸드게이트(51)는 T형 플립플롭(AD9)의 출력 펄스와 T형 플립플롭(AT6)의 출력펄스에서 모두 하이상태의 구간만을 로우상태로 반전시켜 출력한다. 이와 같이 제5로직회로는 입력되는 윈도우 펄스신호에서부터 전압제어발진기에서 입력되는 발진주파수의 9개 주기를 카운트하기 위한 것으로, 인버터(52)의 출력펄스는 제6도에 도시된 바와 같이 윈도우 펄스신호의 롤링엣지가 형성된다.
그리고, D형 플립플롭(AD4)은 전압제어발진기(24)에서 입력되는 발진주파수를 클럭신호로 사용하고 윈도우 펄스신호를 리세트신호로 사용하여 인버터(52)로부터 입력되는 펄스신호를 발진주파수의 한주기만큼 지연시키고 반전시켜서 제6도에 도시된 바와 같은 펄스신호(AD(Q))를 D형 플립플롭(AD5)의 클럭단(CK)으로 출력된다.
그리고, D형 플립플롭(AD5)은 입력단자(D)를 하이상태로 고정한 상태에서 D형 플립플롭(AD4)의 반전출력단()에서 입력되는 펄스신호를 클럭신호로 사용하고,윈도우 펄스신호를 리세트신호로 사용하면, 제6도에 도시된 바와 같이 윈도우 펄스신호의 라이징엣지에서 리세트되고, 윈도우 펄스신호의 폴링엣지가 나타난 이후에 D형 플립플롭(AD4)의 반전출력단()에서 입력되는 펄스신호의 첫번째 폴링엣지에서 하이 상태로 반전되고, 윈도우 펄스신호의 라이징엣지에서 로우상태로 리세트되는 펄스신호가 출력단(Q)으로 출력되고, 출력단(Q)의 펄스신호와 반전된 상태의 펄스신호를 반전출력단(Q)의 펄스신호와 반전된 상태의 펄스신호를 반전출력단(Q)으로 출력시킨다.
그리고, 인버터(57)는 상기 윈도우 펄스신호를 반전시키며, 낸드게이트(53)는 인버터(53)에서 반전된 윈도우 펄스신호와 D형 플립플롭(AD5)의 출력단(Q)에서 입력되는 펄스신호에서 모두 하이상태의 구간만을 로우상태로 반전시키며, 인버터(54)는 낸드게이트(53)의 출력펄스를 반전시켜 제6도에 도시된 바와 같은 제1제어신호를 만들어서 제2도에 도시된 바와 같이 에러전압검출부(23)로 출력시킨다.
그리고, 낸드게이트(55)는 인버터(57)에서 반전된 윈도우 펄스신호와 D형 플립플롭(AD5)의 반전출력단(Q)에서 입력되는 펄스신호에서 모두 하이상태의 구간에서만 로우상태로 반전시키며, 인버터(56)는 낸드게이트(55)의 출력펄스를 반전시켜 제6도에 도시된 바와 같은 제2 제어신호를 만들어서 제2도에 도시된 바와 같이 에러전압검출부(23)로 출력시킨다.
이와 같이 발생되는 제1 제어신호와 제2 제어신호는 제6도에 도시된 바와같이 제1 제어신호의 하이상태의 펄스듀티는 윈도우 펄스신호의 로우상태의 듀티인 약4㎲의 구간내에서 전압제어발진주파수의 10개의 주기기간을 제외한 시간으로 4㎲-10t의 펄스듀티를 나타낸다. 그리고, 제2 제어신호의 하이상태의 펄스듀티는 전압제어발진주파수의 10개주기의 시간과 동일하다. 즉, 제1 제어신호와 제2 제어신호의 하이상태의 펄스듀티를 합하면 시간은 상기 윈도우 펄스신호의 로우상태의 펄스듀티와 동일하게 된다.
그리고, 제7도는 에러전압검출부의 하나의 실시예를 나타낸 상세회로도이다.
에러 펄스신호 발생기(22)에서 입력되는 제1 제어신호는 트랜지스터(Q3)의 베이스에 입력되고, 제2 제어신호는 트랜지스터(Q4)의 베이스에 입력된다. 트랜지스터(Q3)의 에미터와 접지사이에는 전류제어용 저항(R2)이 연결된다. 그리고, 트랜지스터(Q3)의 콜렉터 전류구동용 트랜지스터(Q1)의 콜렉터는 트랜지스터(Q3)의 콜렉터에 연결되고, 에미터는 전원(Vcc)단에 연결된다.
그리고 트랜지스터(Q2)의 콜렉터는 트랜지스터(Q4)의 콜렉터에 연결되고, 에미터는 전원(Vcc)단에 연결되어 있으며, 베이스와 콜렉터는 단락되어 있다.
이와 같이 구성된 에러전압검출부(23)는 제8도에 도시된 바와 같은 펄스신호에 따라 에러전압을 검출한다. 제8도의 (a)는 발진주파수가 5㎒로 설정된 전압제어발진기에서 정확히 5㎒로 발진되고 있을 경우로 제1 제어신호와 제2 제어신호의 하이구간의 펄스듀티는 동일하게 나타난다. 제2 제어신호에서 하이상태가 되면 트랜지스터(Q4)는 턴온되어 트랜지스터(Q2)를 턴온시킨다.
트랜지스터(Q2)가 턴온됨에 따라 트랜지스터(Q1)도 턴온되어 전원(Vcc)의 하이상태가 트랜지스터(Q3)의 콜렉터로 출력되면서 콘덴서(C1)에 의해서 충전되어 에러전압은 점점 높아진다. 제2 제어신호가 하이상태에서는 제1 제어신호가 로우상태이므로 트랜지스터(Q3)는 턴온오프상태를 유지한다.
그리고, 제2 제어신호의 하이구간이 종료되면 제1 제어신호가 하이상태가 된다. 제1 제어신호가 하이상태가 되면 트랜지스터(Q3)가 턴온되어 콘덴서(C1)에 충전된 전압이 방전을 하게되어 에러 전압은 점점 낮아진 후에 일정한 전압을 유지한다.
그리고, 제8도의(b)에 도시된 바와 같이 발진 주파수가 5㎒보다 높은 주파수로 발진되면 제1 제어신호의 하이구간 펄스듀티가 제2 제어신호의 펄스듀티보다 길어진다. 따라서, 콘덴서(C1)에서 충전시간보다 방전시간이 길어짐에 따라 출력되는 전압은 점점 낮아진다.
또한, 제8도의 (c)에 도시된 바와 같이 발진주파수가 5㎒보다 높게 발진되면 제1 제어신호의 하이구간 펄스듀티가 제2제어신호의 펄스듀티보다 짧아진다. 따라서, 콘덴서(C1)에서 방전시간보다 충전시간이 길어짐에 따라 출력되는 전압은 점점 높아진다.
이와 같이 에러 펄스신호 발생기(22)에서 입력되는 제1 제어신호와 제2 제어신호의 에러 펄스신호는 에러전압검출부(23)에서 제1 제어신호의 펄스듀티와 제2 제어신호의 펄스 듀티에 따라 검출되는 에러전압이 변동된다. 이와 같이 변동된 에러전압은 전압제어발진기(24)에 인가되어 발진되는 주파수를 조절한다.
이상에서와 같이 이 발명에 따른 전압제어발진기의 발진주파수 제어장치에 의하면, 영상신호의 칼라서브캐리어를 사용하여 입력되는 복합동기신호와 동기된 일정폭의 윈도우 펄스신호를 발생시킨 후에 상기 펄스의 특정 구간내에서 발진주파수를 분주한 펄스신호의 주기를 카운트하여 에러양을 펄스신호로 변환하여 에러펄스를 에러전압으로 검출하여 전압의 변동에 따라 발진주파수가 조절되는 전압제어발진기로 피드백함으로써, 수평동기신호 분리장치가 불필요하기 때문에 자재비가 절감되는 효과와, 발진주파수 제어장치를 로직회로로 구성할 수가 있기 때문에 집적화가 가능한 효과와, 발진주파수의 미세한 주파수의 변동에도 정확한 주파수로 보정할 수가 있기 때문에 고성능전압제어발진기를 구성할 수가 있는 효과가 있다.
비록, 이 발명이 첨부도면을 참조하여 설명되었을지라도 이 발명은 이에 한정되는 것이 아니라 하기의 특허청구범위를 벗어나지 않는 한도내에서 많은 변경 또는 수정이 있을 수도 있다.

Claims (4)

  1. 전압을 변동시켜 발진하는 주파수를 조절할 수 있는 전압제어발진기의 주파수를 제어하는 장치에 있어서, 영상신호의 칼라서브캐리어 주파수와 입력되는 복합동기신호에 근거하여, 그의 폴링엣지가 상기 복합동기신호의 폴링엣지에 동기되고 그의 라이징 엣지는 상기 복합동기신호의 폴링엣지와 라이징 엣지 사이에 존재하도록 소정의 펄스폭을 갖는 윈도우 펄스 신호를 발생시키는 윈도우 펄스신호 발생기와; 상기 윈도우 펄스신호와 전압제어 발진기로부터 입력되는 주파수에 근거하여, 그의 폴링 엣지가 상기 윈도우 펄스신호의 라이징 엣지에 동기되며, 그의 라이징 엣지는 상기 윈도우 펄스신호의 폴링엣지와 라이징 엣지 사이에 존재하도록 소정의 펄스폭을 갖는 제1 제어신호와, 그의 라이징 엣지가 상기 윈도우 펄스신호의 폴링 엣지에 동기되며, 그의 폴링 엣지는 상기 윈도우 펄스신호의 폴링엣지와 라이징 엣지 사이에 존재하도록 소정의 펄스폭을 갖는 제2제어신호를 발생하는 에러 펄스신호 발생기와; 상기 에러 펄스신호 발생기에서 발생된 제1및 제2제어신호를 에러전압으로 변환시키는 에러전압 검출부와, 상기 에러전압의 변동에 따라 발진되는 주파수를 조절하여 상기 에러 펄스신호 발생기로 출력시키는 전압제어발진기를 포함함을 특징으로 하는 전압제어발진기의 발진주파수 제어장치.
  2. 제1항에 있어서, 상기 윈도우 펄스신호 발생기는, 입력되는 칼라서브캐리어는 제1단 플립플롭의 클럭신호로 입력되고, 제1단 플립플롭의 출력펄스는 다음단 플립플롭의 클럭신호로 입력되며, 각 단의 플립플롭의 출력펄스신호를 그 다음단 플립플롭의 클럭신호로 입력되는 복수개의 플립플롭은 종속적으로 구성되고, 각 단의 리세트신호는 입력되는 복합동기신호를 사용하도록 구성된 카운터와; 상기 카운터에서 출력되는 펄스신호를 칼라서브캐리어의 주기만큼 지연시키고, 반전출력수단으로 반전시켜 출력시키는 플립플롭으로 구성된 제1 로직회로와; 출력을 리세트상태에서 상기 제1 로직회로로부터 입력되는 펄스신호의 첫 번째 폴링엣지에서 하이상태로 반전되어 복합동기신호의 라이징엣지까지 하이상태를 유지한 후, 다시 리세트되는 펄스신호를 출력하는 플립플롭으로 구성된 제2 로직회로와; 상기 제2 로직회로에서 출력되는 펄스신호를 소정의 시간동안 지연시키고, 반전출력단으로 반전시켜 출력시키는 플립플롭으로 구성된 제3로직회로와; 복합동기신호를 인버터로 반전시킨 펄스신호와 상기 제3로직회로의 반전 출력단에서 출력되는 펄스신호에서 모두 하이 상태인 부분만을 로우상태로 되는 펄스를 발생시키는 제4로직회로로 구성된 전압제어발진기의 발진주파수 제어장치.
  3. 제1항에 있어서, 상기 에러 펄스신호 발생기는, 입력되는 전압제어발진주파수를 제1단 플립플롭의 클럭신호로 사용하고, 제2단, 제3단, 제4단의 클럭신호는 전단의 플립플롭에서 출력되는 펄스신호를 클럭신호로 사용하며, 각단의 리세트신호는 상기 윈도우 펄스신호를 사용하여 전압제어발진주파수를 카운트하는 복수개의 플립플롭과; 상기의 최종단 플립플롭의 출력 펄스신호와 각1단 플립플롭의 출력펄스신호에서 모두 하이상태인 구간에서만 로우상태로 반전시키는 낸드게이트와; 상기 낸드게이트에서 출력되는 펄스신호를 반전시키는 인버터로 구성된 제5 로직회로와; 입력되는 전압제어회로주파수를 클럭신호로 이용하고 상기 윈도우 펄스신호를 리세트신호로 이용하여 상기 제5 로직회로에서 출력되는 펄스신호를 소정의 시간동안 지연시키고 반전시켜 반전출력단으로 출력시키는 제6 로직회로와; 입력되는 상기 윈도우 펄스신호의 라이징엣지에서 리세트되고 상기 윈도우 펄스신호의 폴링엣지 이후 제6 로직회로의 반전출력단에서 출력되는 펄스신호의 첫 폴링엣지까지 하이상태를 유지하는 출력펄스와 반전출력단으로 반전상태의 출력펄스가 발생되도록 플립플롭으로 구성된 제7 로직회로와; 입력되는 상기 윈도우 펄스신호를 반전시킨 펄스신호와 상기 제7 로직회로의 출력되는 펄스신호에서 모두 하이상태의 구간에서만 로우상태로 되는 제1 제어신호를 발생시키는 제8로직회로와; 입력되는 상기 윈도우펄스 신호를 반전시킨 펄스신호와 상기 제7로직회로의 반전출력단에서 출력되는 펄스신호에서 모두 하이상태의 구간에서만 로우상태로 되는 제2 제어신호를 발생시키는 제9 로직회로로 구성된 전압제어발진기의 발진주파수 제어장치.
  4. 제1항에 있어서, 상기 에러전압 검출부는 에미터단이 전원전압과 접속된 제1트랜지스터(Q1); 베이스단이 상기 제1트랜지스터(Q1)의 베이스단과 접속되며, 에미터단이 전원전압과 접속된 제2트랜지스터(Q2); 베이스단에 상기 에러 펄스신호 발생기에서 발생된 제1에러신호를 입력받고, 컬렉터단은 상기 제1트랜지스터(Q1)의 컬렉터단및 에러 전압 출력단과 접속되어 에러전압을 출력하는 제3트랜지스터(Q3); 베이스단에 상기 에러 펄스신호 발생기에서 발생된 제2에러신호를 입력받고, 컬렉터단은 상기 제2트랜지스터(Q2)의 컬렉터단과 접속된 제4트랜지스터(Q4); 일단이 접지되어 있고, 타단이 상기 제3트랜지스터(Q3)의 에미터단에 접속된 제1저항(R1); 일단이 접지되어 있고, 타단이 상기 제4트랜지스터(Q4)의 에미터단에 접속된 제2저항(R2); 일단이 접지되어 있고, 타단이 상기 에러전압 출력단과 접속된 평활용 콘덴서(C1)를 포함함을 특징으로 하는 전압제어발진기의 발진주파수 제어장치.
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