KR950004754A - 전압제어발진기의 발진주파수 제어장치 - Google Patents
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- 230000010355 oscillation Effects 0.000 title claims abstract description 22
- 230000001360 synchronised effect Effects 0.000 claims abstract 5
- 239000002131 composite material Substances 0.000 claims 5
- 230000000630 rising effect Effects 0.000 claims 3
- 239000003990 capacitor Substances 0.000 claims 1
- 230000003111 delayed effect Effects 0.000 claims 1
- 238000009499 grossing Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 2
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
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Abstract
이 발명은 전압제어발진기의 발진주파수 제어장치에 관한 것으로서, 영상신호의 칼라서브캐리어를 이용하는 입력되는 복합동기신호와 동기된 일정폭의 윈도우 펄스신호를 발생시킨 후에 상기 펄스의 특정 구간내에서 발진주파수를 분주한 펄스신호의 주기를 카운트하여 에러양을 펄스신호로 변환하여 에러펄스를 에러전압으로 검출하여 전압의 변동에 따라 발진주파수가 조절되는 전압제어발진기로 피드백함으로써, 수평동기신호 분리장치가 불필요하기 때문에 자재비가 절감되는 효과와, 발진주파수 제어장치를 로직회로로 구성할 수가 있기 때문에 집적화가 가능한 효과와, 발진주파수의 미세한 주파수의 변동에도 정확한 주파수로 보정할 수가 있기 때문에 고성능 전압제어발진기를 구성할 수가 있는 효과가 있으며, 영상신호와 관련된 비데오 테이프 레코더나 텔레비젼 및 레이져 디스크 플레이어등에 적용이 가능하다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 이 발명에 따른 전압제어발진기의 발진주파수 제어장치의 구성도, 제3도는 제2도에 따른 윈도우 펄스신호 발생기의 일실시예를 나타내는 상세회로도.
Claims (7)
- 전압을 변동시켜 발진하는 주파수를 조절할 수 있는 전압제어 발진기의 주파수를 제어하는 장치에 있어서, 영상신호의 칼라서브캐리어 주파수를 이용하여 입력되는 복합동기신호와는 반전되어 동기되고 지연된 상태로 소정의 듀티를 갖는 펄스신호를 발생시키는 윈도우 펄스신호 발생기와; 상기 윈도우 펄스 신호의 소정의 펄스 듀티내에서 전압제어발진기로부터 입력되는 주파수를 분주하고 로직회로를 거쳐서 발진주파수의 에러양을 나타내는 에러펄스를 발생시키는 에러펄스신호 발생기와; 상기 에러펄스를 검출하여 에러전압으로 변환시키는 에러전압 검출부와; 상기 에러전압의 변동에 따라 발진되는 주파수를 조절하여 상기 에러펄스신호 발생기로 출력시키는 전압제어발진기로 구성된 전압제어발진기의 발진주파수 제어장치.
- 제 1항에 있어서, 상기 윈도우 펄스신호 발생기는, 입력되는 복합동기신호에 의해 리세트되고, 입력되는 칼라서브캐리어 주파수를 분주하도록 복수개의 플립플롭으로 구성된 카운터와; 상기 카운터에서 출력되는 펄스신호를 칼라서브캐리어의 주기만큼 지연시키고, 반전출력단으로 반전시켜 출력시키는 플립플롭으로 구성된 제 1로직회로와; 상기 제 1로직회로의 반전출력단에서 출력되는 펄스신호의 첫번째 폴링엣지에서 반전되고 복합동기신호의 라이징엣지에서 리세트되는 펄스를 발생시키는 제2로직회로와; 상기 제2로직회로에서 출력되는 펄스신호를 소정의 시간동안 지연시키고, 반전출력단으로 반전시켜 출력시키는 플립플롭으로 구성된 제 3로직회로와; 복합 동기신호를 인버터로 반전시킨 펄스신호와 상기 제 3로직회로의 반전출력단에서 출력되는 펄스신호에서 모두 하이상태인 부분만을 로우상태로 되는 펄스를 발생시키는 제 4로직회로도 구성된 전압제어발진기의 발진 주파수 제어장치.
- 제1항에 있어서, 상기 에러펄스신호 발생기는, 입력되는 상기 윈도우 펄스신호를 리세트신호로 이용하여 입력되는 전압제어발진주파수의 펄스수를 카운트하여 소정의 펄스신호를 발생시키는 제5로직회로와; 입력되는 전압제어주파수를 클럭신호로 이용하고 상기 윈도우 펄스신호를 리세트신호로 이용하여 상기 제5로직회로에서 출력되는 펄스신호를 소정의 시간동안 지연시키고 반전시켜 반전출력단으로 출력시키는 제6로직회로와; 입력되는 상기 윈도우 펄스신호의 라이징엣지에서 리세트되고 상기 윈도우 펄스신호의 폴링엣지 이후 제6로직회로의 반전출력단에서 출력되는 펄스신호의 첫 폴링엣지까지 하이상태를 유지하는 출력펄스와 반전단출력단으로 반전상태의 출력펄스가 발생되도록 플립플롭으로 구성된 제7로직회로와; 입력되는 상기 윈도우 펄스신호를 반전시킨 펄스신호와 상기 제7로직회로의 출력단에서 출력되는 펄스신호에서 모두 하이상태의 구간에서만 로우상태로 되는 제1제어신호를 발생시키는 제8로직회로와; 입력되는 상기 윈도우 펄스신호를 반전시킨 펄스신호와 상기 제7로직회로의 반전출력단에서 출력되는 펄스신호에서 모두 하이상태의 구간에서만 로우상태로 되는 제2제어신호를 발생시키는 제9로직회로로 구성된 전압제어발진기의 발진주파수 제어장치.
- 제 1항에 있어서, 상기 에러전압검출부는, 입력되는 상기 제 1제어신호와 제 2제어신호의 펄스폭에 따라 직류전압으로 변환하여 발진주파수 에러전압을 검출하도록 복수개의 트랜지스터와 저항 및 평활용 콘덴서로 구성된 전압 제어 발진기의 발진주파수 제어장치.
- 제 2항에 있어서, 상기 카운터는, 입력되는 칼라서브캐리어에 제 1단 플립플롭의 클럭신호로 입력되고, 제 1단 플립플롭의 출력펄스는 다음단 플립플롭의 클럭신호로 입력되며, 각 단의 플립플롭의 출력펄스 신호를 그 다음단 플립플롭의 클럭신호로 입력되는 복수개의 플립플롭의 종속적으로 구성되고, 각 단의 리세트신호는 입력되는 복합동기신호를 사용하도록 구성된 전압제어발진기의 발진 주파수 제어장치.
- 제 2항에 있어서, 상기 제 2로직회로는, 출력을 리세트상태에서 상기 제 1로직회로로부터 입력되는 펄스신호의 첫번째 폴링엣지에서 하이상태로 반전되어 복합동기신호의 라이징엣지까지 하이상태를 유지한 후, 다시 리세트되는 펄스신호를 출력하는 플립플롭으로 구성된 전압제어발진기의 발진주파수 제어장치.
- 제 3항에 있어서, 상기 제5로직회로는, 입력되는 전압제어발진주파수를 제 1단 플립플롭의 클럭신호로 사용하고, 제 2단, 제 3단, 제 4단의 클럭신호는 전단의 플립플롭에서 출력되는 펄스신호를 클럭신호로 사용하며, 각단의 리세트신호는 상기 윈도우 펄스신호를 사용하여 전압제어발진주파수를 카운트하는 복수개의 플립플롭과; 상기의 최종단 플립플롭의 출력펄스신호와 제1단 플립플롭의 출력펄스신호에서 모두 하이상태인 구간에서만 로우상태로 반전시키는 낸드게이트와; 상기 낸드게이트에서 출력되는 펄스신호를 반전시키는 인버터로 구성된 전압제어발진기의 발진주파수 제어장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930014669A KR0150973B1 (ko) | 1993-07-30 | 1993-07-30 | 전압제어발진기의 발진주파수 제어장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930014669A KR0150973B1 (ko) | 1993-07-30 | 1993-07-30 | 전압제어발진기의 발진주파수 제어장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950004754A true KR950004754A (ko) | 1995-02-18 |
| KR0150973B1 KR0150973B1 (ko) | 1999-01-15 |
Family
ID=19360426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930014669A KR0150973B1 (ko) | 1993-07-30 | 1993-07-30 | 전압제어발진기의 발진주파수 제어장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0150973B1 (ko) |
-
1993
- 1993-07-30 KR KR1019930014669A patent/KR0150973B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR0150973B1 (ko) | 1999-01-15 |
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