JPS5935218B2 - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路

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JPS5935218B2
JPS5935218B2 JP54173101A JP17310179A JPS5935218B2 JP S5935218 B2 JPS5935218 B2 JP S5935218B2 JP 54173101 A JP54173101 A JP 54173101A JP 17310179 A JP17310179 A JP 17310179A JP S5935218 B2 JPS5935218 B2 JP S5935218B2
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JP
Japan
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output
signal
circuit
flip
controlled oscillator
Prior art date
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Application number
JP54173101A
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English (en)
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JPS56103540A (en
Inventor
博 「む」坂
明 本間
義男 木崎
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Faurecia Clarion Electronics Co Ltd
Original Assignee
Clarion Co Ltd
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/191—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using at least two different signals from the frequency divider or the counter for determining the time difference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】 本発明はＰＬＬ回路、特に不連続な周期を有する入力信
号に対して同一周期の連続波信号を発生でき、しかも経
済的な構成となし得るためのＰＬＬ回路の改良に関する
。
周知の如＜ＰＬＬ回路は基準入力信号の位相に同期しか
つその周波数の整数倍の信号を発生するために使用され
るもので、例えば第１図に示すように構成されている。
同図において、１は入力端子、２は電圧制御発振器、３
は分周器、４は位相比較器、５は低域通過フィルタ、６
は出力端子である。
入力端子１に加えられた基準入力信号は位相比較器４の
一方の入力に与えられ、他方の入力には分周器３の出力
が与えられる。
分周器３は電圧制御発振器２の出力信号の周波数を整数
分の−にして出力する。
位相比較器４は加えられた２つの信号の位相差に比例し
た出力電圧を発生し、低域通過フィルタ５で高周波成分
や雑音等の不要成分を除去して電圧制御発振器２の制御
端子に与えられる。
位相比較器４は加えられた２つの信号の位相差が増大し
た時、その位相差が減少するように電圧制御発振器２の
発振周波数を制御するので、上述した第１図のＰＬＬ回
路は常に一定の位相差を保持して平衡し、出力端子６よ
り基準入力信号の位相に同期し、その周波数の整数部の
周波数を有する信号を得ることができる。
而してこのような従来のＰＬＬ回路は基準入力信号に雑
音が混入したり、基準入力信号自体の周期が不連続であ
ったりすると、誤動作をする欠点があった。
このため、上記の不連続な周期の信号を一定周期の信号
とするため、従来から第２図に示すような回路が使用さ
れていた。
同図において、８は再トリガ機能を有しない単安定マル
チバイブレークで、入力端子７に入った信号は該単安定
マルチバイブレーク８をトリガーし出力端子９に、抵抗
１０及びコンデンサ１１で決定される時定数の間、出力
が現われる。
従って、この時定数を基準入力信号の周期より若干短か
くしておけば、単安定マルチバイブレーク出力が発生し
ている間に、入力端子７に入力が加わっても、該マルチ
バイブレーク８はトリガーされないので、必要とする周
期の信号が得られる。
しかしながら上述の回路では単安定マルチバイブレーク
の出力パルス幅が温度変化や経年変化のため不安定で、
長期間の安定度を維持するこさは困難である。
そこで安定な出力パルス幅を得るために、計数回路を使
用することが考えられるが、そのためには水晶発振器の
ような高安定の高価な発振器を必要とし、構成が複雑で
コスト高となる欠点がある。
本発明はかかる従来技術の欠点を改良するためになされ
たもので、ＰＬＬ回路中の電圧制御発振器を計数回路の
クロック源として使用することにより高安定かつ安価で
雑音の影響を受けないように構成したことを特徴とする
。
以下図面に示す実施例を参照して本発明を説明すると、
第３図において第１図と同一符号のものは同−又は類似
の回路を示し、１２はフリップフロップ回路、１３は入
力端子、１４はナントゲート、１５はアンドゲート、１
６は計数回路、１７はその出力端子、１８はそのクリア
端子、１９は出力端子である。
フリップフロップ回路１２はセット入力端子Ｓ１リセツ
ト入力端子Ｒ１出力端子Ｑ、Ｑを有し、その初期状態で
は出力端子Ｑが低レベル、出力端子Ｑが高レベルとする
と、入力端子１３に高レベル信号が印加されて、ナント
ゲート１４を通ってフリップフロップ回路１２のセット
端子Ｓがトリガーされ、出力端子Ｑには高レベル信号が
、また出力端子Ｑには低レベル信号が夫々出力される。
従って電圧制御発振器２の出力はアンドゲート１５を介
して計数回路１６をトリガーすると共にナントゲート１
４の出力は禁止される。
計数回路１６は電圧制御発振器２の出力を設定数まで計
数し、その出力端子１７に信号を発生する。
この信号により計数回路１６のクリア端子１８がトリガ
ーされて計数回路１６はクリアされると共にフリップフ
ロップ回路１２のリセット端子百をトリガーする。
その結果、フリップフロップ回路１２の出力端子Ｑには
低レベル信号が、またその出力端子Ｑには高レベル信号
が現われ、元の状態に復帰する。
以上の動作タイミングは第４図に示す通りであり、同図
においてＳｌは入力信号、Ｓ２．Ｓ３は計数回路１６の
出力、Ｓ４はフリップフロップ回路１２の出力端子Ｑに
現われる出力、Ｓ５はナンドゲ゛−ト１４の出力をあら
れす。
また電圧制御発振器２の動作最低周波数時における計数
回路１６の出力信号Ｓ２の周期Ｔ２が入力信号Ｓ１の周
期Ｔ１より短かくなるように、計数回路１６は予め設定
されている。
電圧制御発振器２の動作最高周波数時における計数回路
１６の出力信号Ｓ３の周期Ｔ３はＴ２より短かくなる。
前述したように入力端子１３に信号Ｓ１が入力されると
、計数回路１６の出力端子１７に信号Ｓ３が現われる時
間、即ち上記周期Ｔ３の間、ナントゲート１４の出力は
禁止されているので、第４図に点線で示す如く入力信号
Ｓ１に雑音Ｎが混入したり、入力信号Ｓ１の周期Ｔ１に
不連続点があっても、フリップフロップ回路１２はトリ
ガーされず、フリップフロップ回路１２の出力端子Ｑに
は入力信号の周期Ｔ１に等しい周期を有する連続波信号
Ｓ４が現われる。
従ってフリップフロップ回路１２の出力端子Ｑに現われ
る信号Ｓ４を位相比較器４の基準入力信号とすれば、Ｐ
ＬＬ回路は正常に動作し、出力端子１９には入力端子１
３に入力された信号Ｓ１に位相が同期した信号が得られ
る。
なおナンドゲ゛−ト１４の出力Ｓ５も第４図から明らか
なように、入力信号Ｓ１と等しい周期を有するので、位
相比較器４の基準入力信号とすることができる。
また本実施例ではＰＬＬ回路に分周器３を用いているの
で、出力端子１９に得られる信号は入力端子１３の入力
信号の整数倍の周波数を有するが、入力信号と等しい周
波数の信号が必要な場合は分周器３が不要なことは勿論
である。
以上説明した所から明らかなように本発明によればＰＬ
Ｌ回路中の電圧制御発振器を計数回路のクロック源とし
て共用できるので、入力信号に対する雑音の混入及び入
力信号の周期の不連続性による誤動作を防止して、しか
も安価かつ比較的簡単な構成きなし得る。
【図面の簡単な説明】
第１図は従来のＰＬＬ回路の原理的構成を示すブロック
図、第２図は一定周期の信号を得るための従来の回路例
を示す路線図、第３図は本発明の一実施例を示すブロッ
ク図、第４図はその各部の動作を示すタイミングチャー
トである。 ２：電圧制御発振器、３：分周器、４：位相比較器、５
：低域通過フィルター、１２：フリップフロップ回路、
１４：ナンドゲート、１５：アンドゲート、１６：計数
回路。

Claims (1)

    【特許請求の範囲】
  1. １ 位相比較器と、該位相比較器の出力により発振周波
    数が制御される電圧制御発振器さ、入力信号によりセッ
    トされるフリップフロップ回路と、該フリップフロップ
    回路の出力状態に応答して前記電圧制御発振器の出力を
    計数する計数回路と、前記フリップフロップ回路の反転
    出力と前記入力信号の印加されるナントゲートとを備え
    、前記フリップフロップ回路は該計数回路の出力でリセ
    ットされかつ前記位相比較器にはフリップフロップ回路
    の出力と電圧制御発振器の出力とが入力されるようにし
    、前記電圧制御発振器の動作最低周波数時における前記
    計数回路の出力信号の周期が入力信号の周期より短かく
    なるように前記計数回路を予め設定しかつ前記ナントゲ
    ートの出力により前記フリップフロップ回路をセットす
    るように構成したことを特徴とするＰＬＬ回路。
JP54173101A 1979-12-29 1979-12-29 Ｐｌｌ回路 Expired JPS5935218B2 (ja)

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US06/214,607 US4363003A (en) 1979-12-29 1980-12-09 Phase locked loop for use with discontinuous input signals

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JP54173101A JPS5935218B2 (ja) 1979-12-29 1979-12-29 Ｐｌｌ回路

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JPS56103540A JPS56103540A (en) 1981-08-18
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