JPH07264055A - 周波数ロックドループ - Google Patents

周波数ロックドループ

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JPH07264055A
JPH07264055A JP5093872A JP9387293A JPH07264055A JP H07264055 A JPH07264055 A JP H07264055A JP 5093872 A JP5093872 A JP 5093872A JP 9387293 A JP9387293 A JP 9387293A JP H07264055 A JPH07264055 A JP H07264055A
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pulse
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phase
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
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    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【目的】位相の変動に対し感度が弱い周波数ロックドル
ープを提示する。 【構成】一番目の周期信号と二番目の周期信号とを受
け、一番目の信号が二番目の信号に対し位相が進んでい
る時パルスを送出する一番目の出力と、位相が遅れてい
る時パスルを送出する二番目の出力とを有している位相
比較器(10)；二番目の信号を送出する発振器(20)；発振
器の周波数を定め、増加する入力と減少する入力とを有
しているカウンタ(22)；パルスが比較器の一番目の出力
と二番目の出力の一方で生ずる時前記の増加する入力
か、またはパルスが一番目の出力と二番目の出力の他方
で生ずる時前記の減少する入力のいずれかＮ番目の前記
のパルスを伝送するためのサンプリング回路(24、25、27、
32）、とを有する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は位相ロックドループ(P
LL's),より詳細には２入力／２出力位相比較器を有した
PLL'ｓに関しており、一番目の出力は一番目の入力が二
番目の信号に対し位相が進んでいる時信号を送出し、二
番目の出力は一番目の入力に対し位相が進んでいる時信
号を送出している。
【０００２】
【従来の技術】図１は従来のいわゆる“チャージポン
プ”型PLL の例に対する簡略化した図である。
【０００３】位相比較器(PFD)10 は一番目の入力に論理
信号Fextを受け、更に二番目の入力に電圧制御発振器(V
CO) により与えられる論理信号Fvcoを受ける。比較器10
は信号FextとFvcoの立ち下がりエッジに対し一般に動作
する。チャージポンプには値がＩで等しい２つの電流源
14、15があり、フィルタ17のコンデンサを充電または放
電する。電流源14、15は高電位Vcc と低電位Vss との間
に直列にあり、それぞれ位相比較器10のUP出力とDOWN出
力により制御されている。電流源14と15の間の接続点は
発振器12の制御入力と、グランドのような基準電圧Ｇに
接続されたフィルタ17とに接続されている。フィルタ17
には抵抗Ｒと並列に接続されたコンデンサC2とを含む補
正セルに直列に配置された積分コンデンサC1が一般に含
まれている。
【０００４】位相比較器10のUP出力には信号Fvcoに対し
位相の進んだ信号Fextに等しい期間を有したパルス(UP
パルス) が出る。DOWN出力には信号Fvcoに対し位相遅れ
のある信号Fextに等しい期間を有したパルス(DOWN パル
ス) が出る。このようにフィルタ17のコンデンサ、特に
コンデンサC2に対し高い値を有するコンデンサC1は信号
Fextと信号Fvcoとの間の位相関係に従い徐々に充電また
は放電される。フィルタ17の電圧Vcはこの位相関係の関
数として変化さうるが、この電圧は信号VCO12の周波数
を補正し信号Fvcoの位相誤差を補正する。補正セルＲ，
C2によりUPパルスまたはDOWNパルスのそれぞれの立ち上
がりエッジの間に電圧のピークが与えられ短時間にVCO1
2 を修正する。
【０００５】図２にはFext信号，Fvco信号，およびこの
例示に対応したUP信号，DOWN信号を示している。図を簡
単にするため、信号Fextと信号Fvcoは事実上期間がゼロ
のパルスの形で表される。信号Fextは一定の周波数を有
するように表される。信号Fe xtの各パルスはEnで示され
ている；信号Fvcoの対応するパルスはVnで示されるが、
インデックスｎはパルスのランクを示す整数である。
【０００６】時間toにおいて、信号FvcoのパルスVoは信
号Fextに対する対応するパルスEoの前に与えられてい
る。比較器10は信号Fextに対して位相の進んだ信号Fvco
を検出しパルスVoからパルスEoにDOWNパルスを送出する
が、これにより信号Fvcoの周波数が減少する。次のパル
スV1もまだパルスE1に対して進んでいる。従って、新し
いDOWNパルスが発生しこれにより信号Fvcoの周波数が再
び減少し、これが続く。DOWNパルスが発生する間のこの
一番目のステップは、位相一致が時間t1でパルスEi-1と
パルスVi-1との間に得られるまで続く。
【０００７】次に、UPパルスが発生する間の二番目のス
テップが開始する。パルスEiとViのタイミングから、信
号Fvcoが信号Fextに関して位相が遅れていることが決定
される。信号Fvcoが再び信号Fextに対して位相が進むま
で、PLL は発生されたUPパルスに応じて信号Fvcoの周波
数を増加することによりこの位相の遅れを補正する。
【０００８】２つの前述のステップは信号Fextと信号F
vcoが同期するまで交互に発生する。このような同期が
得られるまで、信号Fvcoの周波数は信号Fextの周波数の
付近で発振している。
【０００９】図3Aには信号Fextと信号Fvcoが最初同期状
態にありこの後の信号Fextの位相シフトにおける信号F
vcoの周波数変化の波形を示している。この状態は例え
ば図２の状態に対応しており、信号Fextからの欠損パル
ス（図２のEoo)により生ずる。欠損パルスＥの場合、PL
L は信号Fvcoが１周期前の位相にあるような状態を取る
と“考えられる”。
【００１０】時間toにおいて、信号Fextの位相シフトが
生ずる。時間toから信号Fvcoの周波数は信号Fextの周波
数を中心に発振を開始し、徐々にこの周波数に近づく。
図３の時間toとt1は図２の時間toとt1に対応している。
【００１１】図3Bには信号Fextの周波数が時間toで上方
の値にシフトする時の信号Fvcoの周波数の波形を図示し
ている。時間toから信号Fvcoの周波数は増加し信号Fext
の新しい周波数を越え、更に新しい周波数を中心に発振
し、ゆっくりと新しい周波数に向かう。
【００１２】図3Bにおいて、時間toがループの開始に対
応していれば、図２の状態は理解できる、すなわち信号
Fvcoは信号Fextに対し位相が進んでいるが周波数は低
い。次に、点線に示すように、信号Fvcoの周波数は減少
し始める、すなわち最初所要の方向と反対の方向に変化
する。
【００１３】PLL は各パルスにおいて信号Fvcoの周波数
を修正することにより信号FextとFv coの間の位相誤差を
急速に補正する傾向にあると判断できるが、これにより
信号Fvcoの周波数を発振させる欠点を生ずる。発振期間
とその大きさは初期の位相誤差が増加するにつれて増加
する。位相シフト、すなわち欠損パルスは例え信号Fe xt
とFvcoが同期していても本質的にループを乱す。
【００１４】信号Fvcoの周波数は特有な変動の間、また
はコンポーネントのいくつかが間違って選択されても信
号Fextの方向に収斂しない。フィルタ17のコンポーネン
トは安定性と同期の速さとの間でトレードオフを行なう
ため注意深く選択する必要がある。
【００１５】図１のようなPLL'ｓに対する他の欠点はフ
ィルタ17のコンデンサ、特にコンデンサC1と抵抗Ｒが一
般に大きな値を有し、更にPLL の他のエレメントを含ん
だ集積回路に対し外部になる必要があることである。
【００１６】
【発明の概要】この発明の目的は位相の変動に対し感度
が弱い周波数ロックドループを提示することである。
【００１７】この発明の他の目的は周波数を単調的に収
斂する周波数ロックドループを提示することである。
【００１８】この発明の他の目的はいかなる調整も必要
としない周波数ロックドループを提示することである。
【００１９】この発明の更に他の目的は、完全に一体的
な周波数ロックドループを提示することである。
【００２０】これらの目的は、前述のタイプの位相比較
器を用いているが制御用発振器の周波数を修正する前に
サンプリングされる位相誤差の表示を回路により達成さ
れる。サンプリング期間は各サンプルが位相比較器の入
力信号の間の位相関係を示すように、更に入力信号の周
波数同期を急速に得るため発振周波数が変化する必要が
ある方向を確実な方法で示すように選択される。
【００２１】この発明は更に詳細には次のものを含む周
波数ロックドループ(FLL) について述べている：入力で
一番目と二番目の周期的な信号を受け、更に少なくとも
一番目または二番目の信号のそれぞれの周期において入
力信号間の位相差を示す位相誤差信号を出力する位相比
較器；二番目の信号を出力し位相誤差信号を処理するた
め処理回路により制御される発振器。この発明によれ
ば、ループには比較器の間に配置されたサンプリング回
路と、一番目の信号または二番目の信号のＮ( ＞１) 番
目の周期における位相誤差信号で処理する処理回路とが
ある。
【００２２】この発明の実施例によれば、発振周波数は
周波数ステップにより変化し、数Ｎは一番目の信号の公
称周波数と周波数ステップとの間の比より大きく選択さ
れる。
【００２３】この発明の実施例によれば、位相比較器に
は一番目の信号が二番目の信号に対して位相が進んでい
る時パルスを送出する一番目の出力と、二番目の信号が
一番目の信号に対して位相が進んでいる時パルスを送出
する二番目の出力とがある。サンプリング回路は処理回
路にＮ番目のパルスを与える。
【００２４】この発明の実施例によれば、処理回路には
カウンタがあり、このカウンタの状態により発振器の周
波数が固定される。カウンタには増加する入力と減少す
る入力とがある。サンプリング回路にはパルスが比較器
の一番目の出力または二番目の出力の一方で発生する時
増加する入力に、またはパルスが他の出力で発生する時
減少する入力にＮ番目のパルスを伝送する装置がある。
【００２５】この発明の実施例によれば、ループには入
力でこれらのパルスを受け出力が２つの論理ゲートを制
御するＮの分周器がある；２つの論理ゲートはそれぞれ
カウンタの増加する入力と減少する入力とに接続され、
更に一番目の比較器の出力と二番目の比較器の出力の両
方からパルスを受ける。
【００２６】この発明の実施例によれば、ゲートは単安
定フリップフロップを通し位相比較器に接続されてい
る。
【００２７】この発明の実施例によれば、分周器はプロ
グラム可能な数Ｎにより分周される分周器である。
【００２８】この発明の実施例によれば、発振器にはコ
ンデンサの配列があり、それぞれのコンデンサはカウン
タのビットの状態により接続または切断される。
【００２９】
【実施例】この発明は、従来のPLL では図２の時間toで
示すように所定の時間で同期が取られる２つの信号に対
して位相誤差と周波数誤差との間にはいかなる関係もな
い、ということに基づいている。しかし、同期が取られ
る信号を十分長い周期にわたり観測すると、図４の時間
t1から判るようにこの周期の終わりでは、これらの信号
間の位相誤差が実質的に周波数誤差を示していることが
出願者により知られている。この発明の目的は周波数誤
差を修正するため位相誤差が周波数誤差を示すとき数周
期にわたり位相誤差をサンプリングすることである。
【００３０】図４は信号Fvcoが規則正しい特別な場合で
図１の比較器のような位相比較器の出力信号を示してい
る。図２と同じ参照記号を使用している。信号Fextは一
定周波数を表している；信号Fvcoはそれより低い一定周
波数を表している。
【００３１】時間toで信号FvcoからのパルスV0は信号F
extからの対応パルスEoの前に発生している。信号Fvco
の周波数は一定で信号Fextの周波数より低いので、信号
Fvcoより前の位相は幅が減少するDOWNパルスに示すよう
にしだいに補償される。時間t1において、信号Fvcoには
位相に遅れがある。次に、幅が増加するUPパルスのよう
に位相の遅れは徐々に増加する。理論的に、UPパルスの
幅は無限に増加する。
【００３２】実際に、これにより時間t2について示され
る状況が生ずる。時間t2の直前で、パルスE8は対応する
パルスV8の前に到達する。UPパルスはパルスE8とV8の間
で公称的に生ずる。しかし、パルスV8が生ずる時間t2は
パルスE9が生ずる時間の後、すなわち時間t2で発生し、
信号Fvcoは信号Fextに対し360゜を越える位相遅れがあ
る。
【００３３】図１のような位相比較器は出力のいずれか
がいかなる入力においてもアクティブにされている時非
常に発明性があり、他の入力におけるパルスが比較器の
出力をデアクティブ（deactive) にしない限り、この比
較器はこの入力におけるあらゆる他のパルスに感度がな
い。このように、図４において信号FvcoのパルスE9は無
視される。パルスE9として“考慮”されるのは次のパル
スE'9 である。パルスE'9 とV9とに対応する短いパルス
UPとして表すように、信号Fextの信号を無視することは
位相誤差の減少とみなされるが、これは位相誤差が同じ
符号を有するからである。
【００３４】このように、信号Fvcoの周波数が初期状態
と独立してずれなければ、時間の所定の経過の終わり
で、信号FextとFvcoの間の周波数相関の符号が一定的に
表わされるパルスが位相比較器により与えられる。
【００３５】図５にはこの発明に基づく周波数ロックド
ループ(PLL) の完全な一体的な実施例を示している。図
５にはさらに図１と同じく位相比較器10を示している
が、この位相比較器は制御された発振器20から外部信号
FextとFvcoを入力で受け、信号FextとFvcoの間の位相関
係の関数としてUPパルスまたはDOWNパルスを送出する。
この発明によれば、発振器20の周波数はＮ個のUPパルス
またはDOWNパルス毎に修正される基準値Ｆにより決定さ
れる。
【００３６】図５の実施例では発振器20は、訂正コンデ
ンサの配列(C,2C,4C, …) により修正される休止の値を
中心に発振する従来の発振器である。基準値Ｆはこの場
合はディジタルであり、それぞれのビットは配列のそれ
ぞれのコンデンサを接続または切断する。基準値Ｆに比
例した休止の周波数を変化させるため、配列の各コンデ
ンサは以前のコンデンサの値の２倍の大きさを有する。
これらのコンデンサは簡単な訂正用のコンデンサである
ので、コンデンサの値は低く、一般に一体的なものであ
る。
【００３７】ディジタル的な基準値Ｆはカウンタ22によ
り定められるが、このカウンタには一番目のAND ゲート
24のUPC 出力に接続された増加する入力と、二番目のAN
D ゲート25のDOWNC 出力に接続された減少する入力とが
ある。Ｎの分周器27の出力はゲート24と25の一番目の入
力に接続されている。ゲート24の二番目の入力は単安定
フリップフロップ29を通り比較器10のUP出力に接続され
ている。ゲート25の二番目の入力は単安定フリップフロ
ップ30を通り比較器10のDOWN出力に接続されている。フ
ロップフロップ29と30の出力信号はORゲートで組み合わ
されてから分周器27の入力に加えられる。
【００３８】この構成において、分周器27はパルスが比
較器10に加えられる毎に信号すなわちUPパルスまたはDO
WNパルスを受け、その出力にＮ個のパルス毎に１パルス
を発生する。このように、Ｎ個のパルス毎にゲート24と
25は導通となる。このＮ番目のパルスはUPパルスならば
ゲート24を通りカウンタ22の増加する入力に伝えられ、
DOWNパルスならばゲート25を通り減少する入力に伝えら
れる。カウンタ22の増加により発振器20の周波数は１周
波数ステップ増加する。カウンタ22の減少により発振器
20の周波数は１周波数ステップ減少する。周波数ステッ
プは発振器の周波数に対応しているが、この周波数の変
化は訂正用コンデンサの配列(C,2C,4C…）の最小のコン
デンサを切替えることにより生ずる。
【００３９】単安定フリップフロップ21と30は分周器27
と22に十分幅の広いパルスを与え動作を適当にしてい
る。フリップフロップ29と30が必要とされるのはUPまた
はDOWNパルスがゲート24と25のスイッチング時間より偶
然に幅が小さくなる時のみである。そのような短いパル
スはカウンタ22にパルスが伝わらない危険を生ずる。
【００４０】値ＮはUPまたはDOWNのサンプリングパルス
が固有な方向にカウンタ22の内容を有効に修正できるパ
ルスであるように適当に決定されている。
【００４１】図４の状態で時間toを考える。時間toにお
いて、信号Fvcoは信号Fextに対して位相が進んでいるが
周波数は低い。信号Fvcoが正しくないと、所定のパルス
数の終わりで信号Fextに対しパルスに遅れを生ずる。こ
の所定のパルス数の終わりで、パルスUPまたはDOWNは信
号FextとFvcoの間の固有な周波数関係を示している。こ
の数は初期の位相シフトと、信号FvcoとFextの周期の差
との間の比に等しい。理論的には、数Ｎはこの比に等し
い。実際には、この数は信号Fextの公称周波数と前述の
周波数ステップとの間の比より高く選択される。
【００４２】カウンタ22の値はＮ番目毎のUPまたはDOWN
のパルス毎に修正されるので、信号FvcoとFextが同期し
ていれば、３つの周波数ステップに対する信号Fvcoの残
留周波数リップルは信号Fextの周波数を中心に現われ
る。この残留リップルはＮの値を２倍にすることにより
周波数ステップが２になる。しかし、Ｎの値を２倍にす
ることにより同期スピードが減少する。スピードと正確
性の間のトレードオフを十分に取るため、分周器27はプ
ログラム可能なように工夫されており、最初は値Ｎでプ
ログラムされている。従来の同期検出装置は例えば分周
器27を値2Nに再プログラムしている。
【００４３】図６には信号Fextの周波数ステップに対す
る信号Fvcoの応答波形を示している。時間toの前では信
号FvcoとFextの周波数は初期の値にある。時間toで信号
Fextの周波数は新しい高い値を取る。次に、信号Fvcoの
周波数は一定し、更に新しい値を取るため固有の方向に
向かう。
【００４４】位相シフトの場合、信号Fvcoの周波数は多
くても１周波数ステップだけ初期周波数と異なってい
る。
【００４５】この発明によるFLL は図１の従来のPLL よ
りかなり安定しており、更にあらゆる変動またはループ
の立ち上がり状態と独立した周波数同期が連続して得ら
れる。
【００４６】この発明によるFLL は（SECAM 規格による
ベルフィルタのように）テレビジョン装置において色信
号を処理するためのフィルタの中間周波数を示すのに使
用することが好都合である。このタイプのフィルタはフ
レームの帰線の間にアクティブになる必要があり、更に
これによりフレームの帰線の間に周波数を正確に調整す
る工夫が行なわれている。この目的を達成するため、フ
ィルタの周波数は周波数ロックドループの制御された発
振器の周波数を正しくする役目を果たす訂正用コンデン
サ(C,2C,4C…）の配列により調整されている。各フレー
ムの帰線において、周波数ロックドループは信号Fextが
供給され活性化されているが、この信号には中間周波数
がある（例えばSECANM規格の場合は4.250Mhzの色サブキ
ャリア）。このように、フレームの帰線の間、フィルタ
の周波数を決定するコンデンサの配列は制御された発振
器が信号Fextの周波数に最も近い周波数で発振できるよ
うに適当に調整されている。実際このような実施例にお
いては、フィルタの周波数の精度をほぼ7kHzにすること
が望ましい。それ故、7kHzの周波数ステップとほぼ700
の分割比が選択される。この発明が当業者に明らかな変
形や修正に基づくことは勿論である。より詳細には、前
述に記載の論理回路の種々の機能は種々の代替の方法で
実施できる。例えば、分周器27は状態が各Ｎ番目のパル
スにおいてＮを取るDOWNカウンタの形で実現するこでき
る；単安定フリップフロップ29と30は適当に与えられ
る。
【００４７】この発明ではディジタル回路の使用につい
て記載している。全てのコンポーネントを一体化したく
なければ、ディジタル回路の機能はアナログ回路により
構成できる。例えば、カウンタ22と発振器20はVCO で制
御されるいかなる訂正用セル(R,C2)もないチャージポン
プで直接置き換えすることができる。
【００４８】同様に、分周器27は各UPパルスまたはDOWN
パルスにおいて一定値で充電される値の小さいコンデン
サ（それ故一体化が可能）と置き換えることができる。
コンデンサにおける電圧が所定のスレショルドを越えれ
ば、発生するUPパルスまたはDOWNパルスはカウンタ22に
送出される；コンデンサはこの時同時に放電される。
【００４９】この発明の１つの特別な実施例について記
載したが、種々の変形、修正、更に改善は当業者に対し
容易に生ずる。開示により明らかになる変形、修正、更
に改善はここに明確に記載していながこの開示の一部で
あり、この発明の内容および範囲内にある。これ以上の
記載に対する例はあるが制限的ではない。
【図面の簡単な説明】
【図１】従来のチャージポンプ型PLL の概略図。
【図２】図１の回路の種々のポイントの信号波形の概略
図。
【図3A】種々の変動の間における図１の回路の応答波
形。
【図3B】種々の変動の間における図１の回路の応答波
形。
【図４】信号が正しくない時の信号波形。
【図５】この発明による周波数ロックドループの実施
例。
【図６】周波数ステップにおける図５の回路の応答波
形。
【符号の説明】
10 位相比較器 12 VCO 14、15 電流源 17 フィルタ 20 発振器 22 カウンタ 24、25 ANDゲート 27 分周器 29、30 単安定フリップフロップ 32 ORゲート

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 次のものから成る周波数ロックドルー
    プ： 1、一番目の周期信号(Fext)と二番目の周期信号(Fvco)と
    を受け、一番目の信号(Fext)が二番目の信号に対し位相
    が進んでいる時パルスを送出する一番目の出力(UP)と、
    位相が遅れている時パルスを送出する二番目の出力(DOW
    N)とを有している位相比較器(10)； 2、二番目の信号を送出する発振器(20)； 3、発振器の周波数を定め、増加する入力(+1)と減少する
    入力(-1)とを有しているカウンタ(22)； 4、パルスが比較器の一番目の出力と二番目の出力の一方
    で生ずる時前記の増加する入力か、またはパルスが一番
    目の出力と二番目の出力の他方で生ずる時前記の減少す
    る入力のいずれかにＮ(N＞1)番目の前記のパルスを伝送
    するためのサンプリング回路(24、25、27、32) 。
  2. 【請求項２】 前記の発振器(20)の周波数が周波数ステ
    ップにより変化し、数Ｎが前記 の一番目の信号(Fext)
    の公称周波数と周波数ステップとの間の比より大きく選
    択されている請求項１に記載の周波数ロックドループ。
  3. 【請求項３】 入力で前記のパルス(UP, DOWN)を受け出
    力で２つの論理ゲート(24、25)を制御するＮの分周器を
    有し、その出力が前記のカウンタ(22)の増加する入力と
    減少する入力にそれぞれ接続されており、更に前記の比
    較器(10)の一番目の出力と二番目の出力の両方からそれ
    ぞれパルスを受ける請求項１に記載の周波数ロックドル
    ープ。
  4. 【請求項４】 前記のゲート(24 、25) が単安定フリッ
    プフロップ(29 、30) を通し前記の位相比較器(10)に接
    続されている請求項３に記載の周波数ロックドループ。
  5. 【請求項５】 前記の分周器(27)がプログラム可能な数
    Ｎによる分周器である請求項３に記載の周波数ロックド
    ループ。
  6. 【請求項６】 前記の発振器(20)にコンデンサ(C,2C,4C
    …）の配列を含み、そのコンデンサのそれぞれが前記の
    カウンタ(22)のビットの状態により接続または切断され
    ている請求項１に記載の周波数ロックドループ。
JP5093872A 1992-03-31 1993-03-30 周波数ロックドループ Withdrawn JPH07264055A (ja)

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