JPH05259897A - ディジタル フェーズ ロック ループ - Google Patents

ディジタル フェーズ ロック ループ

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JPH05259897A
JPH05259897A JP4312016A JP31201692A JPH05259897A JP H05259897 A JPH05259897 A JP H05259897A JP 4312016 A JP4312016 A JP 4312016A JP 31201692 A JP31201692 A JP 31201692A JP H05259897 A JPH05259897 A JP H05259897A
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JP
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signal
frequency
phase
locked loop
output signal
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Application number
JP4312016A
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English (en)
Inventor
Ulrich Moehlmann
メールマン ウルリッヒ
Gerd Onken
オンケン ゲルド
Dieter Kunze
クンツエ ディーター
Joerg Wolber
ヴエルバー ヨルグ
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Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronizing For Television (AREA)

Abstract

(57)【要約】 【目的】 補捉・保持範囲の小さいディジタル フェー
ズ ロック ループを得ること。 【構成】 −次の条件、すなわち、f1・1/D ＝ fE およ
び k・f1＝f2＋(K-1)f3を満足する周波数f1の第１方形
波信号、周波数f2の第２方形波信号および周波数f3の第
３方形波信号間で切換スイッチをスイッチするように
し、−出力信号の２つのパルス間の周期には第１周波数
f1の信号にスイッチされ、出力信号のパルスと入力信号
の第１状態の間には第２周波数f2の信号にスイッチさ
れ、出力信号のパルスと入力信号の第２状態の間には第
３周波数f3の信号にスイッチされるよう切換スイッチを
制御するためのスイッチング ロジック（６）を設けた
こと、−入力信号のパルスの前縁部で回路がロックされ
る場合はf2＞f3とし、後縁部で回路がロックされる場合
はf2＜f3としたこと。 【効果】 出力信号のパルスの前縁を入力信号のパルス
と時間的のタイミングを合せて発生させうる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は周波数 fE の方形波入力
信号に応答するディジタル フェーズ ロック ループ
（PLL ）で、複数の異なる周波数の方形波信号に応答し
てスイッチされる切換スイッチと、その後段に配置し、
除数Ｄで作動し、かつフェーズ ロック ループの出力
信号を導出するよう形成した主分周器とを含み、該出力
信号および入力信号に従属して該切換スイッチを作動さ
せるようにしたフェーズ ロック ループに関するもの
である。
【０００２】
【従来の技術】松下電産株式会社の製造に係るIC MN 61
63内に組込まれているこの種形式の既知のフェーズ ロ
ック ループはその一方を他の周波数の分周により得る
ようにした２つの入力周波数間で切換えを行う切換スイ
ッチを含み、２つの入力周波数間における切換スイッチ
の切換えに従属して、PLL が応答すべき信号と回路の出
力信号間の排他的論理和比較（exclusive-OR compariso
n ）を行うようにしている。かくして、２つの信号が同
時に低レベルを有するか、高レベルを有する周期の間に
は、第１周波数へのスイッチが行われ、他の周期の間に
は第２周波数へのスイッチが行われる。この回路は回路
の出力信号のパルスの前縁部が入力信号のパルスに関し
て対称的に調整されないという特殊な欠点を有し、さら
にこれら２つの信号間の位相関係は位相ジッタを受け易
いという難点を有する。また、２つの信号が切換スイッ
チの作動に応じて絶えず比較されるため、その位相関係
も信号のパルス幅に左右される。また、位相比較が常時
行われるため、回路はかなり長い捕捉・保持範囲（capt
ure-and-hold range; キャプチュア・ホールド レン
ジ）を有し、これが種々の目的に対し不所望の影響を与
えるという問題を提起する。
【０００３】
【発明が解決しようとする課題】本発明の目的は捕捉・
保持範囲の小さい前述形式のディジタル フェーズ ロ
ック ループを提供しようとするものである。
【０００４】
【課題を解決するための手段】この目的を達成するた
め、本発明ディジタル フェーズ ロック ループにお
いては、−次の条件、すなわち、f1・1/D ＝ fE および
K・f1＝f2＋(k-1)f3 を満足する周波数f1の第１方形波
信号、周波数f2の第２方形波信号および周波数f3の第３
方形波信号間で該切換スイッチをスイッチするように
し、−出力信号の２つのパルス間の周期には、第１周波
数f1の信号にスイッチされ、出力信号のパルスと入力信
号の第１状態の間には、第２周波数f2の信号にスイッチ
され、出力信号のパルスと入力信号の第２状態の間に
は、第３周波数f3の信号にスイッチされるよう該切換ス
イッチを制御するためのスイッチング ロジックを設け
たこと、−入力信号のパルスの前縁部で回路がロックさ
れる場合はf2＞f3とし、後縁部で回路がロックされる場
合はf2＜f3としたことを特徴とする。
【０００５】３つの異なる周波数を有する３つの方形波
信号は、これらの信号間の上述の関係を満足しながらデ
ィジタル フェーズ ロック ループの切換スイッチに
供給されるものとする。この場合、入力信号のパルスお
よび出力信号のパルスの双方は基本的に２つの振幅値の
みをとりうるディジタル信号を表わす。さらに、休止状
態における出力信号もしくは入力信号が低レベルのパル
スおよび高レベルを有するか、その逆であるかについて
はいずれでもかまわないが、説明目的のため、以下２つ
の信号はそれらの休止状態における低レベルおよび高レ
ベルにおけるパルスを有するものとする。
【０００６】いずれの場合でも、パルスの前縁部で回路
をロックしようとする場合は、周波数f2の第２方形波信
号は周波数f3の第３方形波信号より高い周波数を有する
ものでなければならない。反対に、回路を入力信号の後
縁部でロックしようとする場合はこの逆が適用される。
【０００７】また、本発明フェーズ ロック ループは
上述の３つの方形波信号間で切換スイッチをスイッチす
るためのスイッチング ロジックを含み、その出力信号
を主分周器に供給する。
【０００８】かくして、入力信号が低レベルを有する周
期の間はスイッチング ロジックにより切換スイッチが
第１周波数f1の信号にスイッチされるようにする。ま
た、回路の入力信号のパルスが高レベルを有する周期の
間は、回路の出力信号の振幅をも考慮し、この振幅が低
レベルを有する場合は切換スイッチを第２周波数の第２
方形波信号にスイッチさせ、振幅が高レベルを有する場
合は切換スイッチを第３周波数の第３方形波信号にスイ
ッチさせるようにする。かくして、上述のような周波数
の相互関係と主分周器の分周比とにより、回路の出力信
号とこの信号のパルスの前縁部とが回路の入力信号のパ
ルスの間の所定時間とタイミングよく起こるよう調整す
ることができる。
【０００９】回路の入力信号のパルスのロック範囲は周
波数f1, f2およびf3の選択と相互周波数比とにより決定
することができ、このロッキング時間は式 k・f1＝f2＋
(K-1)f3 の係数Ｋにより設定することができる。ここ
で、Ｋは１と無限大の間の数字範囲の自然数である。選
択をＫ＝１とした場合には回路は入力信号のパルスの前
縁部でロックされ、無限大に向かうＫの場合には、回路
はこれらのパルスの後縁部でロックされる。回路を入力
信号のパルスの中心点でロックさせようとする場合は、
本発明の他の実施例により選択をＫ＝２とし、2f1 ＝f2
＋f3の条件を満足させる必要がある。
【００１０】信号の周波数およびこれらの信号内に発生
するパルスについては、主分周器の出力信号が入力信号
のパルスの中心点において正確に低レベルから高レベル
に変わるよう選定するを可とする。回路がまだ正確にロ
ックされない場合および回路の出力信号のパルスの前縁
部が入力信号のパルスの中心より後の時間に関し現れる
場合には、切換スイッチが第２周波数f2の第２方形波信
号にスイッチされる周期はより長くなる。したがって、
比較的高い周波数を有するこの信号はより多数のパルス
を生成し、これらのパルスが分周器Ｄに供給される。そ
の結果、分周器Ｄの次の出力パルスが比較的早い時間に
あらわれるので、時間に関してより早い時間に出力パル
スの次の前縁部が現れ、入力信号のパルスの中心点にセ
ットされる。これに対して、回路がロックされない場合
および出力信号のパルスの前縁部が入力信号のパルスの
中心より前の時間に関してあらわれる場合には、第２方
形波信号のパルスが主分周器に供給される周期が比較的
短く、より低い周波数の第３方形波信号f3のパルスが主
分周器に供給される周期が比較的長くなる。その結果、
前のパルスの間分周器に供給されるパルスの数が比較的
少なくなるため、分周器の出力信号の前縁部は入力信号
の次のパルスにおいて比較的遅い時間にあらわれる。こ
のように、分周器Ｄからは幾分遅く出力信号が供給され
るので、縁部は次のパルスにおいて再びわずかに後方に
動き、回路は再び入力信号のパルスの中心点でロックさ
れることになる。これは同じような方法で、Ｋ＝２の場
合、すなわち入力信号のパルスの中心に位置しない点で
のロックに対しても適用される。
【００１１】また回路は対称的にロックされるという事
実により、双方のレンズが同じ大きさを保持しながら小
さい捕捉・保持範囲を達成することもできる。
【００１２】既知の回路と比較した場合、本発明ディジ
タル フェーズ ロック ループは、周波数条件、すな
わち、回路の出力信号の所望周波数ならびに位相条件、
すなわち入力信号と出力信号の相互に対する位相位置を
異なる周波数の選択により所望の方法で独立的に調整す
ることができるという付加的利点を有する。周波数条件
は周波数f1および主分周器の除数Ｄの選択により調整可
能である。これらは除数Ｄにより分周した周波数f1が回
路の出力周波数をもたらし、あるいはそれが回路をロッ
クしようとする入力信号の周波数に対応するようなもの
でなければならない。第２および第３方形波信号の周波
数f2およびf3は位相条件、すなわち回路の入力信号のパ
ルスに関する出力信号のパルスの相対位置を決定する。
【００１３】回路の簡単な構造に対しては１つの信号か
ら第１、第２および第３方形波信号を生成させるように
することが好都合である。本発明の一実施例によるとき
は、周波数f0の発生器方形波信号を分周することにより
周波数f1, f2およびf3の３つの方形波信号を得るための
分周器を配置するようにしている。
【００１４】一方では上述の周波数条件、他方では上述
の位相条件の自由選択をベースにして、本発明の他の実
施例の場合は分周器を整数の除数で作動させることを可
能にしている。これは回路の構造を簡単にし、整数の除
数で作動しない複雑な分周器を使用しないで済むという
利点を与える。
【００１５】また、本発明の他の実施例においては、周
波数f2を周波数f1の２倍の大きさに選定し、第３方形波
信号に０の周波数f3、すなわち定振幅をもたせるように
している。この周波数の選択は３つの周波数に対する前
述の条件を満足しており、３つの信号を生成するのに１
つの方形波信号と１つの分周器のみしか必要としないと
いう利点を与える。さらに、本発明の他の実施例の場
合、回路は第２周波数f2の信号を供給する方形波信号発
生器を具え、この信号を除数２で作動する分周器に供給
して、前記分周器の出力に第１周波数f1の方形波信号を
導出させるよう構成している。
【００１６】また、本発明の他の実施例においては、テ
レビジョン受像機の同調器の出力信号内において受信テ
レビジョン信号の水平同期パルスを検出するため、テレ
ビジョン受像機内にフェーズ ロック ループを配置す
るようにしている。前述の回路の対称的ロック インお
よびその結果として生ずる小捕捉・保持範囲はこの小さ
い捕捉・保持範囲が妨害に通じそうもないことから、テ
レビジョン信号の水平同期パルスの検出に使用するのに
特に適している。テレビジョン受像機またはテレビジョ
ン受像機の同調器がテレビジョン信号を受信しているか
いないかはフェーズ ロック ループにより検出するこ
とができ、この認識にもとづいてテレビジョン受像機内
の他の回路を調整することができる。特にテレビジョン
信号内の水平同期パルスを検出するためには、方形波信
号発生器を843.75MHz の周波数f0で作動させるように
し、主分周器をＤ＝27で分周させるようにすることが好
都合である。この場合、回路の出力信号に対する結果
は、事実上テレビジョン信号内の水平同期信号に正確に
等しい周波数である。
【００１７】上述のような方法で、テレビジョン受像機
内でテレビジョン信号の水平同期パルスを検出しようと
する場合は、これらのパルスを直接回路に供給しないよ
うにするのが好都合である。それは、これらのパルスは
通常妨害信号と重畳されており、したがって回路の完璧
な作動が常に保証されるとは限らないことによる。この
ような妨害を抑止するため、本発明の他の実施例の場合
は、同調器の出力信号を振幅分離器に供給して同期パル
スを分離し、これを次段に配置した積分器として作動す
る低域フィルタに供給し、該フィルタの出力信号を比較
器においてスイッチング スレショールドと比較し、ス
イッチング スレショールドを超えたとき、その出力信
号がフェーズ ロック ループの入力信号を表わすモノ
フロップをトリガするよう形成している。この場合は、
積分器の時定数および比較器のスイッチング スレショ
ールドを選択することで、振幅分離器により水平同期パ
ルスを分離する際、回路の感度または不感度のほかモノ
フロップから出力信号を供給するに当っての遅延時間を
制御することができる。さらに、これら２つのパラメー
タの選択により、フェーズ ロック ループの入力に到
達する妨害パルスの数を制御することもできる。また、
この場合、モノフロップの出力信号は２つの状態のみを
とることが可能で、フェーズ ロック ループにより爾
後の処理が可能なディジタル信号とする。
【００１８】また、本発明フェーズ ロック ループを
テレビジョン受像機内で使用する場合は、該フェーズ
ロック ループの後段にＤフリップ フロップを含む評
価回路を配置し該Ｄフリップ フロップのＤ入力にフェ
ーズ ロック ループの入力を供給し、クロック入力に
フェーズ ロック ループの出力信号を供給するととも
に、その出力信号により２つの電流ミラーを制御するよ
うにし、該電流ミラーの出力を基準電位に接続したコン
デンサに供給して一方の電流ミラー回路によりコンデン
サを充電し、他方の電流ミラーによりコンデンサを放電
させるようにし、かつ該コンデンサの両端の電圧を比較
器に供給し、その出力信号により水平同期パルスを含む
テレビジョン信号上でフェーズ ロック ループがロッ
ク状態にあるか非ロック状態にあるかを表示するように
している。
【００１９】コンデンサの充電条件は回路がロック状態
にあるか非ロック状態にあるかという事実の尺度とな
る。コンデンサの両端の電圧はヒステリシスを有する比
較器により評価することができ、それによりスイッチン
グの不確実さを取除くほか、爾後の処理が容易で回路の
ロック状態を表示する出力信号を導出させることができ
る。重み付け（weighting ）は２つの電流ミラーの充電
電流および放電電流の値により調整可能である。テレビ
ジョン受像機内での使用には４：１ないし７：１の充放
電電流比が好都合であることが分かっている。すなわ
ち、電流比がこれより高い場合には雑音は信号として認
識され、これより低い場合には雑音性信号はもはやその
ようには認識されない。
【００２０】また、本発明の他の実施例の場合、テレビ
ジョン受像機は位相比較器および制御可能発振器を含み
受信テレビジョン信号内の水平同期信号を受信する水平
フェーズ ロック ループを具え、該制御可能発振器の
入力を制御可能スイッチを介して位相比較器またはDC電
源の出力に接続しうるようにし、該DC電源から所定の公
称水平周波数で該発振器を発振させる電圧を供給すると
ともに、フェーズ ロック ループが非ロック状態にあ
るとき制御可能発振器が公称水平周波数の信号を供給し
うるよう比較器の出力信号に従属して制御可能スイッチ
を制御するようにしている。
【００２１】テレビジョン受像機は水平同期パルス上で
ロックされる水平フェーズ ロックループを含み、特に
偏向回路用としてテレビジョン受像機内で爾後の処理を
行うためのその出力信号を表示スクリーン上の表示用と
してさらに処理しうるようにする。この場合には、テレ
ビジョン信号が受信されているかいないかを認識するの
に本発明ディジタル フェーズ ロック ループを使用
する。テレビジョン信号が受信されない場合、既知の回
路の問題点はループがもはや任意の入力周波数に調整さ
れないため、水平フェーズ ロック ループからは任意
の周波数が供給されるということである。しかし、これ
は変動水平周波数により表示スクリーン上への表示はも
はや不可能であり、特にオン・スクリーン・ディスプレ
イ（On-Screen-Displays）はもはや実現できないことを
意味する。本発明ディジタルフェーズ ロック ループ
は上述のような方法でテレビジョン信号が受信されてい
るかいないかを検出するため使用することができる。特
に、上述の評価回路の出力信号から抽出可能なこの情報
は評価回路の比較器がテレビジョン信号の受信されてい
ないことを表示している周期の間水平フェーズ ロック
ループの発振器をその定格周波数にスイッチさせるの
に使用することができる。テレビジョン信号が受信され
ていない場合でも表示スクリーン上への表示は依然とし
て可能であり、特にサーチ チューニング プロセス中
表示スクリーン上への表示を行うこともできる。この表
示は例えばテレビジョン受像機の所定値内のフェーディ
ング（fading）として与えることもできる。
【００２２】以下図面により本発明を説明する。図１に
示す本発明ディジタル フェーズ ロック ループの第
１実施例は３つの入力を有する切換スイッチ１を含み、
前記スイッチは３つの入力にスイッチするためのスイッ
チ位置ａ，ｂおよびｃを具える。図１に示すフェーズ
ロックループの場合は切換スイッチ１のこれらの入力に
供給される３つの方形波信号は周波数f0の方形波信号か
ら得るようにし、前記方形波信号は発生器（図示せず）
により生成するを可とする。周波数f0の方形波信号は第
１分周器（除算器）２において除数Ａにより分周し、分
周器２の出力から周波数f1の方形波信号を導出し、その
信号を切換スイッチ１のスイッチ接点ａに供給する。
【００２３】第２分周器（除算器）３においては、周波
数f0の信号を除数Ｂにより分周し、分周器３の出力から
周波数f2の第２方形波信号を導出し、この信号を切換ス
イッチ１のスイッチ接点６に供給する。
【００２４】また、周波数f3の第３方形波信号を生成す
るため周波数f0の信号を第３分周器（除算器）４におい
て除数Ｃにより分周し、かくして得られる方形波信号を
切換スイッチ１のスイッチ接点Ｃに供給する。
【００２５】その出力から信号Ｕを供給するようにした
切換スイッチ１の後段には除数Ｄで作動する主分周器
（主除算器）５を配置する。主分周器５の出力信号はフ
ェーズロック ループの出力信号をも表し、これを図に
HPLL で表示する。
【００２６】また、図示回路は、その入力としてフェー
ズ ロック ループの出力信号 HPL L およびフェーズ
ロック ループが応答すべき入力信号を受信するよう形
成したスイッチング ロジック６を配置する。前記入力
信号は周波数 fE を有し、図にＨで表示する。スイッチ
ング ロジック６はこれらの信号に応じて切換スイッチ
１を制御する機能を有する。スイッチング ロジック６
は切換スイッチ１内に集積可能なこと当然である。
【００２７】周波数f1, f2, f3および除数Ａ，Ｂ，Ｃの
関係ならびに除数Ｄの関係に関しては、f1・1/D ＝ fE
およびｋ・f1＝f2＋(K-1)f3 の条件を満足するものでな
ければならない。このように、除数Ｄにより分周された
第１方形波信号の周波数f1は回路がロック インすべき
入力信号の周波数に正しく一致しなければならず、ま
た、周波数f2とf3の和は信号の周波数f1の値の２倍の値
に等しくなければならない。これは、回路を確実にロッ
ク インさせるのに必要であり、対称的ロックインに対
してはＫ＝２が選択されなければならない。
【００２８】可能な回路の簡単な構造に対して、分周器
または除算器２，３，４および５は整数の除数で作動し
なければならない。上述の周波数の関係および分周器の
関係を考慮した場合、除算器２，３および４は例えば次
表に示す除数により作動させることができる。
【表１】
【００２９】この表の第１の列は除数Ｃが無限大に向か
うレイアウトを示す。これは、数学的には周波数f3の第
３方形波信号が０の周波数を有することを意味するに過
ぎず、したがって信号は常に一定のレベルを有する。ま
た、第１の列による除数は除数Ｂが１であることをも示
しており、したがって分周器３を完全に省略することが
可能となり、同時に信号f0を信号f2とすることができ
る。
【００３０】図２はこの表の第１の列による除数を使用
したディジタル フェーズ ロックループの第２実施例
を示す。
【００３１】この場合は除数Ｂ＝１であるため図１に示
す回路の第２分周器３は省略することができ、したがっ
て周波数f0の信号を直接周波数f2の第２方形波信号とし
て使用することができる。また第３信号の周波数f3が０
であるため切換スイッチ１の接点Ｃには定振幅の信号を
供給することができる。図２の場合この接点は大地電位
に接続するようにしている。
【００３２】図２に示す回路は図１に示す回路と比較し
て機能的になんらの欠点も有せず、しかも２つの分周器
の節減をはかることができる。
【００３３】以下いくつかの信号を時間に関して表示し
た図３に示すパルス波形図を参照して、図１および図２
に示す回路の作動につき詳述することにする。
【００３４】図３に示す第１特性曲線は入力信号Ｈを表
わす。この入力信号は２つのレベル、すなわち図３に０
で示す低レベルおよび図３に１で示す高レベルを有する
を可とし、その休止状態において信号は低レベルを有
し、信号内にパルスが生じた場合信号は高レベルを有す
る。この信号Ｈは特にテレビジョン信号の水平同期信号
またはこの信号から抽出される信号とするを可とする。
【００３５】図３に示す第２特性曲線は図２に示す回路
の切換スイッチ１の出力信号Ｕを表わす。
【００３６】また図３に示す第３特性曲線は図２に示す
回路の分周器５の出力信号、および回路の出力信号 H
PLL を表わす。
【００３７】図２に示すフェーズ ロック ループのス
イッチング ロジック６は出力信号HPLL および入力信
号Ｈにより切換スイッチ１を制御する。図３は入力信号
Ｈが低レベルの周期の間切換スイッチがその位置２、す
なわち周波数f1の信号にスイッチされることを示す。こ
れらの周期の間、回路の出力信号 HPLL のレベルは切換
スイッチ１の位置に対しなんらの役割も演じない。
【００３８】入力信号Ｈが高レベルを有する周期の間、
したがって、この信号内にパルスが生じている周期中に
は、出力信号 HPLL の瞬時レベルも考慮する必要があ
る。すなわち、この信号が信号Ｈのパルスの間低レベル
を有する場合は、切換スイッチはスイッチ位置ｂ、すな
わち周波数f2の信号にスイッチされるが、信号Ｈにおけ
るパルスの間高レベルを有する場合、切換スイッチ１は
スイッチ位置ｃ、すなわち周波数f3の信号にスイッチさ
れる。
【００３９】以下、図３に関し回路の作動につき説明す
る。図３は回路のロックイン状態、すなわち、出力信号
HPLL の前縁部が信号Ｈのパルスの中央において正確に
同期した状態を示す。
【００４０】回路のこの同期状態または調整状態におい
ては、図３により判るように、瞬時t2、すなわち、分周
器５の出力において信号が低レベルから高レベルに変わ
る時間と、入力信号のパルスの後縁部があらわれる瞬時
t3との間には、図２の分周器５にはパルスは供給されな
い。時間t3からは分周器２により分周されたパルスが分
周器５の入力に到達する。時間t4には、分周器５に供給
され、除数Ｄにより分周器された入力信号が分周器５の
出力に再びパルスを生成する。時間t4とt5の間の次の時
間間隔の間、すなわち入力信号Ｈの次のパルスの前縁部
までは切換スイッチ１は分周器２により分周された信号
f1を受信し次に分周器５の出力信号が再び高レベルに変
わる時間t6までは分周されない信号f2＝f0を受信する。
このようにカウンタは例えばt2とt6間の時間間隔に１回
カウントする。時間t2とt3間の時間間隔には分周器５は
周波数f3の信号（図２の実施例の場合は０の周波数f3を
有し、したがって定レベルを有する）を受信する。ま
た、時間t3とt5間の時間間隔には分周器５は周波数f1の
第１信号を受信する。また、時間t3とt5間の時間間隔に
は、分周器は比較的高い周波数f2の信号を受信する。図
２の分周器Ｄの除数の値および周波数f1, f2, f3の値
は、時間t2とt6間の時間間隔、換言すれば、出力信号が
低レベルから高レベルに変化する信号Ｈのパルスの時間
に関する中心点間の時間間隔内に分周器がこのような数
のパルスを包含するよう選定する。この手順は回路の同
期状態における信号の２つのパルスの間で継続される。
【００４１】回路の非同期状態においては、信号 HPLL
における時間t2の低レベルから高レベルへの変化は信号
Ｈのパルスの時間に関する中心点では行われない。しか
し、信号のパルスが終わる時間t2から時間t3までは、分
周器５はパルスを受信しない。また時間t3とt5の間には
分周器は同期状態の場合と同数の周波数f1の信号のパル
スを受信するが、時間t5とt6間の時間間隔には、分周器
は同期状態とは異なる数のパルスを受信する。この場
合、パルス数は縁部の位置に従属する。分周器５の出力
信号は時間t6に再び低レベルから高レベルに変化する。
この場合、時間t6は同期状態におけると同じような方法
で分周器５に供給されるパルスおよびf1の周波数比によ
り選定されるようにし、時間t6が信号Ｈのパルスの時間
に関する中心点に起こるようこれを選定する。かくし
て、分周器５および全体の回路の出力信号は再び信号Ｈ
のパルスの時間に関する中心位置に同期して起こるよう
になる。この同期過程はいくつかの時間周期をカバーす
るを可とする。
【００４２】本回路は回路の非同期状態において信号Ｈ
内にパルスが存在しない瞬時に信号HPLL の低レベルか
ら高レベルへの切換が行われる場合にもゆっくり応答す
る。これは、時間t3には、信号 HPLL の状態に関係なく
この場合は図２の分周器５の入力に信号f1が供給される
という事実に起因する。かくして、前述のようにして分
周プロセスが分周器5 により実行されるので、調整プロ
セスが信号 HPLL のいくつかの時間周期をカバーする瞬
時t6には、信号Ｈがこの時間に高レベルを有する限り、
その出力に低レベルから高レベルへの信号の変化が行わ
れる。
【００４３】前述のように、図３の場合f3は０に選定し
ている。これは図１に対応する回路の比較的簡単なレイ
アウトを含む。図３に示すパルス波形図は基本的に周波
数f3が０ではないが信号Ｈのパルスの前縁部でロックイ
ンさせるため周波数f2の信号より小さい値を有する図１
に示すような回路図として使用される。この場合には、
パルスはt2とt3間およびt6とt7間の時間間隔の間にもカ
ウントされるが、これらの時間間隔の間パルスは他の時
間間隔の間に分周器５に到達するものより少ない数とな
る。図１に示す回路の分周器５の除数Ｄおよび周波数
f1, f2, f3の選択は、この場合、分周器５の出力信号が
回路の同期状態において正確に時間t2およびt6に低レベ
ルから高レベルに変化するようなものでなければならな
い。このように調整状態におけるＨおよび HPLL の位相
位置は周波数f1, f2, f3および除数Ｄの選択に従属す
る。t2およびt6が同期パルスの中心点にあるようそれら
を選定した場合は、制御範囲は休止位置に関して対称で
ある。また、例えば図１による回路のレイアウトにおい
て、信号Ｈのパルスへの同期は回路の非同期状態におい
ても実現される。例えば、時間t2における信号 HPLL 内
の低レベルから高レベルへの切換えが信号Ｈのパルスの
中心点より前の時間に関して起こった場合には、t2とt3
間の時間間隔はより長くなり、t5とt6間の時間間隔はよ
り短くなる。しかしながら、t2とt3間の時間間隔( 比較
的低い周波数の信号) の間には、t5とt6間の時間間隔
（比較的高い周波数の信号）に比し時間に関してきわめ
て少ない数のパルスしか分周器５（図２）に到達せず、
カウンタがカウント工程中に１回転するのにより長い時
間を要するので、t2とt6間の時間間隔は同期状態の場合
より長く続くことになる。同じことが時間およびパルス
Ｈに関して後方に動く信号 HPL L の縁部についても適用
される。
【００４４】双方の回路変形においては、周波数f1の信
号の分周器５へのスイッチングに応じて同数のパルスが
常にカウントされ、それはt3とt5間の時間間隔の間、信
号 H PLL の状態と無関係に行われるので、この時間間隔
の間には再調整は存在せず、再調整はt1とt3およびt5と
t6間の時間間隔の間のみにおいて行われる。
【００４５】図４はテレビジョン受像機の若干の回路素
子のブロック図を示す。この図において上述のディジタ
ル フェーズ ロック ループはブロック11として表示
してある。ブロック11、すなわちフェーズ ロック ル
ープの入力に供給される信号Ｈはテレビジョン信号の水
平同期信号から得るようにする。これがため、図示回路
は同調器（チューナ）12を含み、前記同調器の後段にテ
レビジョン信号内の水平同期パルスを分離する振幅分離
器13を配置する。また、振幅分離器13の後段には積分器
として作動する低域フィルタ14を配置し、前記フィルタ
の出力信号を振幅分離器または比較器15に供給するよう
にし、低域フィルタ14により供給される信号が所定値を
超えた際、前記比較器15から出力信号が導出され、つい
でこの出力信号によりモノフロップ16がトリガされ、前
記モノフロップ16からパルスを導出させるよう形成す
る。モノフロップ16の出力信号はディジタル フェーズ
ロック ループ11、すなわち図１または図２に示すよ
うなフェーズ ロック ループに供給される信号Ｈを表
わす。
【００４６】フェーズ ロック ループ11の後段にはフ
ェーズ ロック ループの出力信号HPLL およびモノフ
ロップ16の出力信号Ｈの双方を受信するよう形成した評
価ユニット（evaluation unit ）17を配置する。評価ユ
ニット17はディジタル フェーズ ロック ループ11が
ロックインされたかそうでないかを示す出力信号 HAを
供給する働きをする。
【００４７】回路素子13ないし16の配置は、同調器12に
より供給されるテレビジョン信号したがって、このテレ
ビジョン信号内の水平同期パルスに重畳される可能な妨
害をほぼ濾波することができるという利点を有する。例
えば、重畳雑音の場合、モノフロップ16は比較的少数の
妨害パルスが重畳した明瞭なパルスを供給する。
【００４８】図５は図４に示す評価ユニット17の詳細図
である。また、この図はテレビジョン受像機内に配置す
るを可とする水平フェーズ ロック ループをも示す。
【００４９】評価ユニット17はその入力端にＤフリップ
フロップ21を有し、前記フリップフロップ21のクロッ
ク入力にディジタル フェーズ ロック ループの出力
信号を供給するようにする。また、フェーズ ロック
ループの入力信号はフリップ フロップ21のＤ入力に供
給するようにする。かくすれば、信号 HPLL 、すなわち
出力信号の正方向縁部において、フリップフロップ21は
常にフェーズ ロック ループの入力信号の瞬時値をと
る。フェーズ ロック ループがロック インされた場
合は、この入力信号はこれらの瞬時には常に高レベルを
有し、フェーズ ロック ループがロックインされない
場合は、信号はこれらの瞬時には常に低レベルを有す
る。したがって、Ｄフリップ フロップ21の出力信号は
回路のロック状態では高レベルを有し、非ロック状態で
は低レベルを有する。この信号はトランジスタ23を含む
第１電流ミラー回路22およびトランジスタ25を含む第２
電流ミラー回路24に供給するようにする。かくすれば、
Ｄフリップ フロップ21の出力信号が高レベルを有する
周期の間は、トランジスタ23がターンオンされて第１電
流ミラー回路22から電流が供給され、これにより接地コ
ンデンサ26が充電される。
【００５０】これに対し、Ｄフリップ フロップ21の出
力信号が低レベルを有する周期の間はトランジスタ25が
ターン オンされ、第１電流ミラー回路24はコンデンサ
26を放電させる。かくして、コンデンサ26の両端にあら
われる電圧はヒステリシスを有する比較器27により評価
され、電圧が所定値を超える場合、高レベル信号を供給
し、電圧がこの値より小さい場合、低レベル信号を供給
する。
【００５１】重み付け（weighting ）は充電電流と放電
電流の値、すなわち２つの電流ミラー回路22と24の電流
値により調整することができる。実験によれば、４：１
ないし７：１の充放電電流比が適当であることが分かっ
ており、電流比が高い場合には雑音も信号として認識さ
れ低い場合には雑音は確実には信号として認識されな
い。
【００５２】このように、比較器27の出力信号 HA は図
４に示すフェーズ ロック ループ11がロック状態か非
ロック状態かを時間に関して積分形状で表示する。
【００５３】かくして、この情報はテレビジョン受像機
において、この受像機内の水平フェーズ ロック ルー
プを制御するために使用することができる。その出力
を、例えば、画像を表示する表示管の水平偏向を制御す
るのに使用する水平フェーズロック ループは入力信号
がない場合に事実上任意の出力信号を供給するという特
性を有する。これは、もはや表示スクリーン上への画像
の表示ができないという結果をもたらすことになる。
【００５４】比較器27の出力信号 HA は水平フェーズ
ロック ループの発振器をその公称値にスイッチするた
めに使用され、したがって信号が受信されない場合でも
表示スクリーン上への画像の表示が許容される。
【００５５】図５は位相比較器31、この比較器の後段に
配置したフィルタ32および制御可能発振器33の形状を有
する水平フェーズ ロック ループを示す。このフェー
ズロック ループはテレビジョン信号内の水平同期パル
ス上で既知の方法でロックされなければならない。これ
がため、発振器33を、その出力から所望の周波数の信号
を供給するようその入力端において制御する。図５にお
いては、この出力信号を HSYNCで表示する。
【００５６】テレビジョン信号が受信されない場合には
発振器33用のこの制御信号は事実上任意の値をとり、特
に変動値をもとるため信号 HSYNC も変動値をとり表示
スクリーン上への画像表示はもはや不可能となる。
【００５７】しかし、テレビジョン信号が受信されない
場合には、本発明によるディジタルフェーズ ロック
ループはロック インされず、比較器27は低レベルを有
する出力信号 HA を供給する。この信号 HA は、そのカ
ソード端において接続したダイオード43を比較器27の出
力にスイッチするために使用される。また、ダイオード
43はそのアノード端を制御しようとするスイッチ44に接
続する。かくすれば、位相比較器31の出力またはDC電源
45の出力を交互にスイッチ44を介してフィルタ32の入力
に接続することができる。
【００５８】受信テレビジョン信号あるいはこのテレビ
ジョン信号内の水平同期パルスが本発明フェーズ ロッ
ク ループにより認識された場合には、比較器27の出力
信号は高レベルを有する。したがって、ダイオード43は
導電状態となり、スイッチ44は HPLL の位相比較器31の
出力に接続される。かくして、回路素子31, 32および33
により構成される水平フェーズ ロック ループは正常
な作動を行う。換言すれば、それはテレビジョン信号内
の水平同期パルスに調整される。
【００５９】これに対して、本発明フェーズ ロック
ループがテレビジョン信号を認識しない場合は出力信号
HA は低レベルを有し、ダイオード43はブロックされ
る。かくして、スイッチ44はDC電源45の出力に接続さ
れ、この電源により供給される直流電圧が制御可能発振
器33の入力に受信される。電源45により供給される直流
電圧は、制御可能発振器33が公称水平周波数すなわちテ
レビジョン信号内の水平同期信号の正規の周波数を有す
る信号を供給する。このようにして、テレビジョン受像
機等の偏向回路の制御が可能であるので、テレビジョン
信号が受信されない場合でも、例えばオン・スクリーン
・ディスプレイ（On-Screen Display ）、すなわちテレ
ビジョン受像機の所定の調整パラメータを要するディス
プレイを可とするスクリーン上への画像の表示が可能と
なる。
【図面の簡単な説明】
【図１】本発明ディジタル フェーズ ロック ループ
の第１実施例のブロック図、
【図２】本発明ディジタル フェーズ ロック ループ
の第２実施例のブロック図、
【図３】図２に示すフェーズ ロック ループのパルス
波形図、
【図４】前段に振幅分離器、積分器、比較器およびモノ
フロップを含み後段に評価ユニットを具えたディジタル
フェーズ ロック ループのブロック図、
【図５】図４に示す評価ユニットの詳細図およびテレビ
ジョン受像機内に配置した水平フェーズ ロック ルー
プのブロック図。
【符号の説明】
１ 切換スイッチ ２，３，４，５ 分周器（除算器） ６ スイッチング ロジック 11 ディジタル フェーズ ロック ループ 12 同調器（チューナ） 13, 15 振幅分離器（比較器） 14 積分器（低域フィルタ） 16 モノフロップ 17 評価回路 21 Ｄフリップ フロップ 22, 24 電流ミラー回路 23, 25 トランジスタ 26 コンデンサ 27 比較器 31 位相比較器 32 フィルタ 33 発振器 43 ダイオード 44 スイッチ 45 DC電源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゲルド オンケン ドイツ連邦共和国 2000 ハンブルグ 61 ガールシュテッテル ベーグ 163 (72)発明者 ディーター クンツエ ドイツ連邦共和国 2359 レントフェルデ ン アイヒエンベーグ 20 (72)発明者 ヨルグ ヴエルバー ドイツ連邦共和国 2080 ピンネベルグ− テスドルフ タウベンシュトラーセ 32

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 周波数 fE の方形波入力信号に応答する
    ディジタル フェーズ ロック ループ（PLL ）で、複
    数の異なる周波数の方形波信号に応答してスイッチされ
    る切換スイッチ（１）と、その後段に配置され、除数Ｄ
    で作動し、かつフェーズ ロック ループの出力信号を
    導出するよう形成した主分周器（５）とを含み、該出力
    信号および入力信号に従属して該切換スイッチ（１）を
    作動させるようにしたフェーズ ロック ループにおい
    て、 次の条件、すなわち、 f1・1/D ＝ fE および k・f1＝f2＋(K-1)f3 を満足する周波数f1の第１方形波信号、周波数f2の第２
    方形波信号および周波数f3の第３方形波信号間で該切換
    スイッチをスイッチするようにし、 出力信号の２つのパルス間の周期には第１周波数f1の信
    号にスイッチされ、出力信号のパルスと入力信号の第１
    状態の間には第２周波数f2の信号にスイッチされ、出力
    信号のパルスと入力信号の第２状態の間には第３周波数
    f3の信号にスイッチされるよう該切換スイッチを制御す
    るためのスイッチング ロジック（６）を設けたこと、 入力信号のパルスの前縁部で回路がロックされる場合は
    f2＞f3とし、後縁部で回路がロックされる場合はf2＜f3
    としたことを特徴とするディジタル フェーズ ロック
    ループ。
  2. 【請求項２】 ２・f1＝f2＋f3としたことを特徴とする
    請求項１記載のディジタル フェーズ ロック ルー
    プ。
  3. 【請求項３】 周波数f0の発生器方形波信号を分周する
    ことにより周波数f1，f2およびf3の３つの方形波信号を
    得るためめの分周器（２，３，４）を具えたことを特徴
    とする請求項１または２に記載のディジタル フェーズ
    ロック ループ。
  4. 【請求項４】 該分周器（２，３，４）を整数の除数で
    作動させるようにしたことを特徴とする請求項３記載の
    ディジタル フェーズ ロック ループ。
  5. 【請求項５】 f2＝２f1 および f3＝０としたことを
    特徴とする請求項２記載のディジタル フェーズ ロッ
    ク ループ。
  6. 【請求項６】 第２周波数f2の信号を供給する方形波信
    号発生器を具え、この信号を除数２で作動する分周器に
    供給して、前記分周器の出力に第１周波数f1の方形波信
    号を導出させるようにしたことを特徴とする請求項５記
    載のディジタル フェーズ ロック ループ。
  7. 【請求項７】 テレビジョン受像機の同調器の出力信号
    内において受信テレビジョン信号の水平同期パルスを検
    出するためテレビジョン受像機内にフェーズロック ル
    ープを配置したことを特徴とする請求項１ないし６のい
    ずれか１項に記載のディジタル フェーズ ロック ル
    ープ。
  8. 【請求項８】 方形波信号発生器を843.75MHz の周波数
    f0で作動させるようにしたこと、主分周器をＤ＝27で分
    周させるようにしたことを特徴とする請求項５ないし７
    のいずれか１項に記載のディジタル フェーズ ロック
    ループ。
  9. 【請求項９】 同調器の出力信号に振幅分離器（13）に
    供給して同期パルスを分離し、これを次段に配置した積
    分器として作動する低域フィルタ（14）に供給し、該フ
    ィルタの出力信号を比較器（15）においてスイッチング
    スレショールドと比較し、スイッチング スレショー
    ルドを超えたときその出力信号がフェーズ ロック ル
    ープの入力信号を表わすモノフリップ（16）をトリガす
    るよう形成したことを特徴とする請求項７または８に記
    載のフェーズ ロック ループを含むテレビジョン受像
    機。
  10. 【請求項１０】 該フェーズ ロック ループの後段に
    Ｄフリップ フロップ（21）を含む評価回路（17）を配
    置し、該Ｄフリップ フロップのＤ入力にフェーズ ロ
    ック ループの入力を供給し、クロック入力にフェーズ
    ロック ループの出力信号を供給するとともにその出
    力信号により２つの電流ミラー（22,24）を制御するよ
    うにし、該電流ミラーの出力を基準電位に接続したコン
    デンサ（26）に供給して、一方の電流ミラー回路により
    コンデンサを充電し、他方の電流ミラー回路によりコン
    デンサを放電させるようにしたこと、該コンデンサ（2
    6）の両端の電圧を比較器（27）に供給し、その出力信
    号により水平同期パルスを含むテレビジョン信号上でフ
    ェーズ ロック ループがロック状態にあるか非ロック
    状態にあるかを表示するようにしたことを特徴とする請
    求項７ないし９のいずれか１項に記載のフェーズ ロッ
    ク ループを含むテレビジョン受像機。
  11. 【請求項１１】 該テレビジョン受像機は位相比較器
    （31）および制御可能発振器器（33）を含み受信テレビ
    ジョン信号内の水平同期信号を受信する水平フェーズ
    ロック ループを具えたこと、該制御可能発振器（33）
    の入力を制御可能スイッチ（44）を介して位相比較器
    （31）またはDC電源の出力に接続しうるようにし、該DC
    電源から所定の公称水平周波数で該発振器（33）を発振
    器させる電圧を供給するようにしたこと、フェーズ ロ
    ック ループが非ロック状態にあるとき制御可能発振器
    （33）が公称水平周波数の信号を供給しうるよう比較器
    （27）の出力信号（ HA ）に従属して制御可能スイッチ
    （44）を制御するようにしたことを特徴とする請求項10
    記載のフェーズ ロック ループを含むテレビジョン受
    像機。
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