CN114337659A - 数字锁相环电路 - Google Patents

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刘拓夫
李萌
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

提供了一种数字锁相环电路，包括：同步控制模块，被配置为基于基础时钟信号和输入周期信号，产生表征输入周期信号相对于基础时钟信号的周期性变化的输入表征信号；计数控制模块，被配置为基于基础时钟信号和输入表征信号，产生表征输入表征信号的周期与基础时钟信号的周期之间的倍数关系的时钟计数结果；运算控制模块，被配置为基于输出时钟信号的频率与输入周期信号的频率之间的预设倍频系数产生基础时钟控制变量，并基于时钟计数结果产生输出时钟控制变量；以及输出控制模块，被配置为基于基础时钟控制变量和输出时钟控制变量产生输出控制信号，并基于输出控制信号和基础时钟信号产生输出时钟信号。

Description

数字锁相环电路
技术领域
本发明涉及电路领域，更具体地涉及一种数字锁相环电路。
背景技术
锁相环电路是一种常见电路，可以用来基于输入周期信号产生与该输入周期信号同步(频率和相位两方面同步)的输出时钟信号。图1示出了传统的模拟锁相环电路的示意框图。如图1所示，模拟锁相环电路包括鉴相器、环路滤波器、和压控振荡器三部分，其中，当输入周期信号Sin的频率发生变化时，由于环路滤波器不能随着输入周期信号Sin的频率变化而快速调节提供给压控振荡器的电压，压控振荡器产生的输出时钟信号Sout的频率会发生较大幅度的振荡且需要较长的调节时间才能与输入周期信号Sin的频率实现同步；另外，由于环路滤波器的滤波参数的限制，模拟锁相环电路不适合用于输入周期信号的频率范围较宽的情况。
发明内容
根据本发明实施例的数字锁相环电路，包括：同步控制模块，被配置为基于基础时钟信号和输入周期信号，产生表征输入周期信号相对于基础时钟信号的周期性变化的输入表征信号；计数控制模块，被配置为基于基础时钟信号和输入表征信号，产生表征输入表征信号的周期与基础时钟信号的周期之间的倍数关系的时钟计数结果；运算控制模块，被配置为基于输出时钟信号的频率与输入周期信号的频率之间的预设倍频系数产生基础时钟控制变量，并基于时钟计数结果产生输出时钟控制变量；以及输出控制模块，被配置为基于基础时钟控制变量和输出时钟控制变量产生输出控制信号，并基于输出控制信号和基础时钟信号产生输出时钟信号。
根据本发明实施例的数字锁相环电路能够以远小于模拟锁相环电路的调节时间实现输出时钟信号与输入周期信号之间的同步(频率和相位两方面同步)，且不存在模拟锁相环电路的环路震荡问题。
附图说明
从下面结合附图对本发明的具体实施方式的描述中可以更好地理解本发明，其中：
图1示出了传统的模拟锁相环电路的示意框图。
图2示出了根据本发明实施例的数字锁相环电路的示意框图。
图3示出了图2所示的同步控制模块的示例实现的示意图；
图4示出了与图3所示的同步控制模块有关的多个信号的波形图；
图5示出了图2所示的计数控制模块的示例实现的示意图；
图6示出了图2所示的运算控制模块的部分示例实现的示意图；
图7示出了图2所示的运算控制模块的部分示例实现的示意图；
图8示出了图2所示的输出控制模块的示例实现的示意图；
图9示出了根据本发明实施例的数字锁相环电路的控制流程图；
图10示出了与图8所示的输出控制模块有关的多个信号的波形图。
具体实施方式
下面将详细描述本发明的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本发明的全面理解。但是，对于本领域技术人员来说很明显的是，本发明可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本发明的示例来提供对本发明的更好的理解。本发明决不限于下面所提出的任何具体配置和算法，而是在不脱离本发明的精神的前提下覆盖了元素、部件和算法的任何修改、替换和改进。在附图和下面的描述中，没有示出公知的结构和技术，以便避免对本发明造成不必要的模糊。
鉴于传统的模拟锁相环电路存在的一个或多个问题，提出了一种数字锁相环电路，其可以通过数字运算的方式实现快速的锁相控制，并且可以提高锁相环电路的信号频率范围并极大地降低锁相环电路的电路复杂度。
图2示出了根据本发明实施例的数字锁相环电路200的示意框图。如图2所示，数字锁相环电路200包括同步控制模块202、计数控制模块204、运算控制模块206、以及输出控制模块208，其中：同步控制模块202被配置为基于基础时钟信号OSC_CLK和输入周期信号Sin，产生表征输入周期信号Sin相对于基础时钟信号OSC_CLK的周期性变化的输入表征信号Sin_start；计数控制模块204被配置为基于基础时钟信号OSC_CLK和输入表征信号Sin_start，产生表征输入表征信号Sin_start的周期与基础时钟信号OSC_CLK的周期之间的倍数关系的时钟计数结果Nsin；运算控制模块206被配置为基于输出时钟信号DPLL_CLK的频率与输入周期信号Sin的频率之间的预设倍频系数Nset产生基础时钟控制变量OSC_SUM，并基于时钟计数结果Nsin产生输出时钟控制变量DPLL_SUM；输出控制模块208被配置为基于基础时钟控制变量OSC_SUM和输出时钟控制变量DPLL_SUM产生输出控制信号DPLL_PASS，并基于输出控制信号DPLL_PASS和基础时钟信号OSC_CLK产生输出时钟信号DPLL_CLK。
这里，假设基础时钟信号OSC_CLK的频率为Fosc，输入周期信号Sin的频率为Fin，输出时钟信号DPLL_CLK的频率为Fout＝Nset×Fin，其中，基础时钟信号OSC_CLK通常为频率远大于输入周期信号的高频时钟信号(例如，高频振荡信号)。
图3示出了图2所示的同步控制模块202的示例实现的示意图。如图2所示，在一些实施例中，同步控制模块202可以进一步被配置为：基于基础时钟信号OSC_CLK的下降沿和输入周期信号Sin，利用D触发器T1产生第一表征信号Q1；基于基础时钟信号OSC_CLK的下降沿和第一表征信号Q1，利用D触发器T2产生第二表征信号Q2；以及基于第二表征信号Q2的反相信号和第一表征信号Q1，利用与门AND1产生输入表征信号Sin_start。
图4示出了与图3所示的同步控制模块202有关的多个信号的波形图。需要说明的是，图4所示的波形图是图3所示的同步控制模块202以输入周期信号Sin的上升沿为有效沿且以基础时钟信号OSC_CLK的下降沿为有效沿产生的波形图。
图5示出了图2所示的计数控制模块204的示例实现的示意图。如图5所示，在一些实施例中，计数控制模块204可以进一步被配置为：当输入表征信号Sin_start处于非有效电平(例如，低电平)时，利用时钟计数器对基础时钟信号OSC_CLK的周期数目进行计数；当输入表征信号Sin_start处于有效电平(例如，高电平)时，将时钟计数器的计数结果更新至时钟计数结果Nsin并将时钟计数器清零。
具体地，在图5所示的计数控制模块204的示例实现中，2路选择器U1、D触发器T3、以及加法器(+1运算)构成时钟计数器，其中，输入表征信号Sin_start被用作2路选择器U1的输出控制信号，当输入表征信号Sin_start为逻辑0时，2路选择器U1输出端子0接收的信号，当输入表征信号Sin_start为逻辑1时，2路选择器U1输出端子1接收的信号；2路选择器U2和D触发器T4构成计数输出器，用于将时钟计数器的计数结果更新至时钟计数结果Nsin输出到外部，其中，输入表征信号Sin_start被用作2路选择器U2的输出控制信号，当输入表征信号Sin_start为逻辑0时，2路选择器U2输出端子0接收的信号，当输入表征信号Sin_start为逻辑1时，2路选择器U2输出端子1接收的信号。
图6示出了图2所示的运算控制模块206的部分示例实现的示意图。如图6所示，在一些实施例中，运算控制模块206可以进一步被配置为：当输入表征信号Sin_start处于有效电平(例如，高电平)时，基于输出时钟信号DPLL_CLK的频率Fout与输入周期信号Sin的频率Fin之间的预设倍频系数Nset对基础时钟控制变量OSC_SUM进行初始化。例如，可以将基础时钟控制变量OSC_SUM的变量值初始化为OSCSUM＝1.5×Nset。
如图6所示，在一些实施例中，运算控制模块206可以进一步被配置为：当输入表征信号Sin_start处于非有效电平(例如，低电平)时，基于输出时钟信号DPLL_CLK的频率Fout与输入周期信号Sin的频率Fin之间的预设倍频系数Nset对基础时钟控制变量OSC_SUM进行更新。例如，可以基于基础时钟控制变量OSC_SUM在基础时钟信号OSC_CLK的前一个有效沿来临时更新的变量值和输出时钟信号DPLL_CLK的频率Fout与输入周期信号Sin的频率Fin之间的预设倍频系数Nset，计算基础时钟控制变量OSC_SUM的更新变量值，并在基础时钟信号OSC_CLK的当前有效沿来临时利用所计算的更新变量值来更新基础时钟控制变量OSC_SUM。例如，可以将基础时钟控制变量OSC_SUM的变量值更新为OSC_SUM＝OSC_SUM+NSet。
具体地，在图6所示的运算控制模块206的部分示例实现中，2路选择器U3、D触发器T5、以及加法器(+Nset运算)构成第一运算单元，用于对基础时钟控制变量OSC_SUM进行初始化和更新，其中，输入表征信号Sin_start被用作2路选择器U3的输出控制信号，当输入表征信号Sin_start为逻辑0时，2路选择器U3输出端子0接收的信号(即，基础时钟控制变量OSC_SUM在基础时钟信号OSC_CLK的前一个有效沿时更新的变量值与预设倍频系数Nset之和)，当输入表征信号Sin_start为逻辑1时，2路选择器U3输出端子1接收的信号(即，1.5*Nset)。
图7示出了图2所示的运算控制模块206的部分示例实现的示意图。如图7所示，在一些实施例中，运算控制模块206可以进一步被配置为：当输入表征信号Sin_start处于有效电平(例如，高电平)时，基于时钟计数结果Nsin对输出时钟控制变量DPLL_SUM进行初始化。例如，可以将输出时钟控制变量DPLL_SUM的变量值初始化为DPLL_SUM＝NSin。
如图7所示，在一些实施例中，运算控制模块206可以进一步被配置为：当输入表征信号Sin_start处于非有效电平(例如，低电平)时，基于时钟计数结果Nsin对输出时钟控制变量DPLL_SUM进行更新。例如，可以基于输出时钟控制变量DPLL_SUM在基础时钟信号OSC_CLK的前一个有效沿来临时更新的变量值、时钟计数结果Nsin、以及输出控制信号DPLL_PASS，计算输出时钟控制变量DPLL_SUM的更新变量值，并在基础时钟信号OSC_CLK的当前有效沿来临时利用所计算的更新变量值来更新输出时钟控制变量DPLL_SUM，其中，输出控制信号DPLL_PASS表征基础时钟控制变量OSC_SUM和输出时钟控制变量DPLL_SUM在基础时钟信号的前一个有效沿来临时更新的变量值之间的大小对比关系。例如，可以将输出时钟控制变量DPLL_SUM的变量值更新为DPLL_SUM＝DPLL_SUM+DPLL_PASS*NSin。
具体地，在图7所示的运算控制模块206的部分示例实现中，2路选择器U4和U5、D触发器T6、以及加法器构成第二运算单元，用于对输出时钟控制变量DPLL_SUM进行初始化和更新，其中，输出控制信号DPLL_PASS被用作2路选择器U4的输出控制信号，当输出控制信号DPLL_PASS为逻辑0时，2路选择器U4输出端子0接收的信号(即，逻辑0)，当输出控制信号DPLL_PASS为逻辑1时，2路选择器U4输出端子1接收的信号(即，时钟计数结果Nsin)，输入表征信号Sin_start被用作2路选择器U5的输出控制信号，当输入表征信号Sin_start为逻辑0时，2路选择器U5输出端子0接收的信号(即，输出时钟控制变量DPLL_SUM在基础时钟信号OSC_CLK的前一个有效沿时更新的变量值与2路选择器U4的输出信号进行加法运算的结果)，当输入表征信号Sin_start为逻辑1时，2路选择器U5输出端子1接收的信号(即，时钟计数结果Nsin)。
图8示出了图2所示的输出控制模块208的示例实现的示意图。如图8所示，在一些实施例中，输出控制模块208可以进一步被配置为：基于基础时钟控制变量OSC_SUM和输出时钟控制变量DPLL_SUM，利用比较器产生变量比较信号SUM_COMP；基于基础时钟信号OSC_CLK的下降沿和变量比较信号SUM_COMP，利用D触发器T7产生输出控制信号DPLL_PASS；以及基于基础时钟信号OSC_CLK和输出控制信号DPLL_PASS，利用与门AND2产生输出时钟信号DPLL_CLK。这里，当基础时钟控制变量OSC_SUM大于输出时钟控制变量DPLL_SUM时，输出控制信号DPLL_PASS为逻辑1，输出基础时钟信号OSC_CLK的下一个脉冲作为输出时钟信号DPLL_CLK的一个脉冲；在基础时钟控制变量OSC_SUM不大于输出时钟控制变量DPLL_SUM时，输出控制信号SUM_COMP为逻辑0，输出时钟信号DPLL_CLK为逻辑0。
在一些实施例中，计数控制模块204和运算控制模块206将基础时钟信号OSC_CLK的上升沿作为有效沿，同步控制模块202和输出控制模块208将基础时钟信号OSC_CLK的下降沿作为有效沿；替代地，计数控制模块204和运算控制模块206将基础时钟信号OSC_CLK的下降沿作为有效沿，同步控制模块202和输出控制模块208将基础时钟信号OSC_CLK的上升沿作为有效沿。
图9示出了根据本发明实施例的数字锁相环电路的控制流程图。如图9所示，根据本发明实施例的数字锁相环电路的控制流程包括：当基础时钟信号OSC_CLK的有效沿来临时，判断输入周期信号Sin的有效沿是否来临(即，输入表征信号Sin_start是否处于有效电平(例如，高电平))；当输入周期信号Sin的有效沿来临时(即，输入表征信号Sin_start处于有效电平时)，对时钟计数结果Nsin进行更新，对时钟计数器进行清零，对输出时钟控制变量DPLL_SUM进行初始化，并对基础时钟控制变量OSC_SUM进行初始化；当输入周期信号Sin的有效沿没有来临时(即，输入表征信号Sin_start处于非有效电平(例如，低电平)时)，时钟计数器的计数数目加1，对输出时钟控制变量DPLL_SUM进行累加，并对基础时钟控制变量OSC_SUM进行累加；判断基础时钟控制变量OSC_SUM是否大于输出时钟控制变量DPLL_SUM；如果基础时钟控制变量OSC_SUM大于输出时钟控制变量DPLL_SUM，则输出控制信号DPLL_PASS为逻辑1，输出基础时钟信号OSC_CLK的下一个脉冲作为输出时钟信号DPLL_CLK；如果基础时钟控制变量OSC_SUM不大于输出时钟控制变量DPLL_SUM，则输出控制信号DPLL_PASS为逻辑0，屏蔽基础时钟信号OSC_CLK的下一个脉冲，即输出时钟信号DPLL_CLK为逻辑0。这里，框1中的步骤对应基础时钟信号OSC_CLK的有效沿为上升沿，框2中的步骤对应基础时钟信号OSC_CLK的有效沿为下降沿。
图10示出了与图8所示的输出控制模块208有关的多个信号的波形图。具体地，图10示出了在以下示例中与输出控制模块208相关的多个信号的波形图：基于10MHz的基础时钟信号OSC_CLK和1kHz的输入周期信号Sin，产生频率为输入周期信号Sin的频率的3000倍的输出时钟信号DPLL_CLK；时钟计数结果Nsin为10,000，输出时钟信号DPLL_CLK的频率与输入周期信号Sin的频率之间的预设倍频系数Nset为3,000；当输入周期信号Sin的上升沿来临时(即，Sin_start处于有效电平时)，基础时钟控制变量OSC_SUM和输出时钟控制变量DPLL_SUM在基础时钟信号OSC_CLK的上升沿来临时分别被初始化至4500(1.5Nset)和10,000(Nsin)，输出控制信号DPLL_PASS在基础时钟信号OSC_CLK的下降沿来临时被更新为逻辑0，屏蔽基础时钟信号OSC_CLK的下一个脉冲，依次类推，后续的基础时钟控制信号OSC_CLK与输出时钟信号DPLL_CLK的对应结果如下：
表1新型数字锁相环示例
Figure BDA0003428758910000081
从图10可以看出，输出时钟信号DPLL_CLK与基础时钟信号OSC_CLK的时钟沿同步；由于基础时钟信号OSC_CLK的频率(10MHz)与输出时钟信号DPLL_CLK的频率(3MHz)并非整数倍关系，所以输出时钟信号DPLL_CLK并非均匀分布，其计数/计时最大偏差为基础时钟信号OSC_CLK的0.5个周期(50ns)。以长时间来看，输出时钟信号DPLL_CLK被用于计数计时等功能时，1s的误差量为50ns/1s(亿分之5)，1ms的误差量为50ns/1ms(万分之0.5)，其误差几乎可以忽略不计，且随着基础时钟信号OSC_CLK的频率的提高，可以进一步降低其误差。
下面，对根据本发明实施例的数字锁相环电路所实现的效果进行数学推导：
假设在输入表征信号Sin_start处于有效电平时，输出时钟信号DPLL_CLK的任意一个上升沿为第NDPLL个上升沿，并且基础时钟信号OSC_CLK的、对应于输出时钟信号DPLL_CLK的第NDPLL个上升沿的上升沿为第NOSC个上升沿。
当基础时钟信号OSC_CLK的第NOSC个上升沿来临时，基础时钟控制变量OSC_SUM将输出如下计算的更新变量值：
Figure BDA0003428758910000091
当基础时钟信号OSC_CLK的第NOSC个上升沿来临时，输出时钟控制变量DPLL_SUM将输出如下计算的更新变量值：
Figure BDA0003428758910000092
由根据本发明实施例的数字锁相环电路的工作机制可知：
Figure BDA0003428758910000093
结合(1)、(2)、(3)可以得到：
Figure BDA0003428758910000094
即，输出时钟信号DPLL_CLK的第NDPLL个脉冲需要在基础时钟信号OSC_CLK的第
Figure BDA0003428758910000095
个脉冲的时刻产生，NOSC为对
Figure BDA0003428758910000096
四舍五入后的取整结果。
继续上述示例：
输出时钟信号DPLL_CLK的第1个脉冲理论上应该在基础时钟信号OSC_CLK的第3.33个脉冲的时刻产生，实际在基础时钟信号OSC_CLK的第3个脉冲的时刻产生。
输出时钟信号DPLL_CLK的第2个脉冲理论上应该在基础时钟信号OSC_CLK的第6.67个脉冲的时刻产生，实际在基础时钟信号OSC_CLK的第7个脉冲的时刻产生。
输出时钟信号DPLL_CLK的第3个脉冲理论上应该在基础时钟信号OSC_CLK的第10个脉冲的时刻产生，实际在基础时钟信号OSC_CLK的第10个脉冲的时刻产生。
依次类推：
输出时钟信号DPLL_CLK的第30个脉冲理论上应该在基础时钟信号OSC_CLK的第100个脉冲的时刻产生，实际在基础时钟信号OSC_CLK的第100个脉冲的时刻产生。
输出时钟信号DPLL_CLK的第3000(Nset)个脉冲理论上应该在基础时钟信号OSC_CLK的第10000(Nsin)个脉冲的时刻产生，此时对应输入表征信号Sin_start的下一个脉冲来临，一个周期结束。
根据本发明实施例的数字锁相环电路可以保证在输入周期信号Sin的一个周期内近似均匀地产生Nset个周期的输出时钟信号DPLL_CLK，从而实现对输入周期信号Sin的Nset倍频。虽然基础时钟信号OSC_CLK的频率会对根据本发明实施例的数字锁相环电路的运算过程产生影响，但不会对输出时钟信号DPLL_CLK产生明显的影响。利用不同频率的基础时钟信号OSC_CLK(只要其频率高于输出时钟信号DPLL_CLK的预期频率)，都可以达到输入周期信号Sin的Nset倍频效果，因此对基础时钟信号OSC_CLK的频率精度要求不高。而对于输入周期信号Sin的频率发生变化的情况，时钟计数结果Nsin将在输入周期信号Sin的一个周期结束时立即被更新，所以其响应只滞后1个周期，远快于模拟锁相环电路，并且不会存在模拟锁相环电路中的环路滤波器所带来的振荡问题。另外，对于输入周期信号Sin的频率较低的情况，只需要保证相应变量(例如，Nsin，OSC_SUM，DPLL_SUM)的位宽足够、不发生溢出即可，如此可以使得根据本发明实施例的数字锁相环电路在输入周期信号Sin的频率范围较宽的情况下也可以正常工作。
综上所述，根据本发明实施例的数字锁相环电路仅需要使用加法器、比较器、触发器等元件即可实现输入周期信号与输出时钟信号的同步(频率和相位两方面的同步)，无需使用乘除法等运算单元，极大地简化了运算及电路设计复杂度。
本发明可以以其他的具体形式实现，而不脱离其精神和本质特征。例如，特定实施例中所描述的算法可以被修改，而系统体系结构并不脱离本发明的基本精神。因此，当前的实施例在所有方面都被看作是示例性的而非限定性的，本发明的范围由所附权利要求而非上述描述定义，并且，落入权利要求的含义和等同物的范围内的全部改变从而都被包括在本发明的范围之中。

Claims (20)

1.一种数字锁相环电路，包括：
同步控制模块，被配置为基于基础时钟信号和输入周期信号，产生表征所述输入周期信号相对于所述基础时钟信号的周期性变化的输入表征信号；
计数控制模块，被配置为基于所述基础时钟信号和所述输入表征信号，产生表征所述输入表征信号的周期与所述基础时钟信号的周期之间的倍数关系的时钟计数结果；
运算控制模块，被配置为基于输出时钟信号的频率与所述输入周期信号的频率之间的预设倍频系数产生基础时钟控制变量，并基于所述时钟计数结果产生输出时钟控制变量；以及
输出控制模块，被配置为基于所述基础时钟控制变量和所述输出时钟控制变量产生输出控制信号，并基于所述输出控制信号和所述基础时钟信号产生所述输出时钟信号。
2.根据权利要求1所述的数字锁相环电路，其中，所述同步控制模块进一步被配置为：
基于所述基础时钟信号和所述输入周期信号，利用第一D触发器产生第一表征信号；
基于所述基础时钟信号和所述第一表征信号，利用第二D触发器产生第二表征信号；以及
基于所述第二表征信号的反相信号和所述第一表征信号，利用第一与门产生所述输入表征信号。
3.根据权利要求1所述的数字锁相环电路，其中，所述计数控制模块进一步被配置为：
当所述输入表征信号处于非有效电平时，利用时钟计数器对所述基础时钟信号的周期数目进行计数；
当所述输入表征信号处于有效电平时，将所述时钟计数器的计数结果更新至所述时钟计数结果并将所述时钟计数器清零。
4.根据权利要求1所述的数字锁相环电路，其中，所述运算控制模块进一步被配置为：
当所述输入表征信号处于有效电平时，基于所述输出时钟信号的频率与所述输入周期信号的频率之间的预设倍频系数对所述基础时钟控制变量进行初始化；以及
当所述输入表征信号处于非有效电平时，基于所述输出时钟信号的频率与所述输入周期信号的频率之间的预设倍频系数对所述基础时钟控制变量进行更新。
5.根据权利要求4所述的数字锁相环电路，其中，所述运算控制模块进一步被配置为：
基于所述基础时钟控制变量在所述基础时钟信号的前一个有效沿来临时更新的变量值和所述输出时钟信号的频率与所述输入周期信号的频率之间的预设倍频系数，计算所述基础时钟控制变量的更新变量值；以及
在所述基础时钟信号的当前有效沿来临时，利用所计算的更新变量值来更新所述基础时钟控制变量。
6.根据权利要求1所述的数字锁相环电路，其中，所述运算控制模块进一步被配置为：
当所述输入表征信号处于有效电平时，基于所述时钟计数结果对所述输出时钟控制变量进行初始化；以及
当所述输入表征信号处于非有效电平时，基于所述时钟计数结果对所述输出时钟控制变量进行更新。
7.根据权利要求6所述的数字锁相环电路，其中，所述运算控制模块进一步被配置为：
基于所述输出时钟控制变量在所述基础时钟信号的前一个有效沿来临时更新的变量值、所述时钟计数结果、以及所述输出控制信号，计算所述输出时钟控制变量的更新变量值，其中，所述输出控制信号表征所述基础时钟控制变量和所述输出时钟控制变量在所述基础时钟信号的前一个有效沿来临时更新的变量值之间的大小对比关系；以及
在所述基础时钟信号的当前有效沿来临时，利用所计算的更新变量值来更新所述输出时钟控制变量。
8.根据权利要求7所述的数字锁相环电路，其中，所述输出控制信号在所述基础时钟控制变量大于所述输出时钟控制变量时为逻辑1，在所述基础时钟控制变量不大于所述输出时钟控制变量时为逻辑0。
9.根据权利要求1所述的数字锁相环电路，其中，所述输出控制模块进一步被配置为：
基于所述基础时钟控制变量和所述输出时钟控制变量，利用比较器产生变量比较信号；
基于所述基础时钟信号和所述变量比较信号，利用第三D触发器产生所述输出控制信号；以及
基于所述基础时钟信号和所述输出控制信号，利用第二与门产生所述输出时钟信号。
10.根据权利要求1所述的数字锁相环电路，其中，所述计数控制模块和所述运算控制模块将所述基础时钟信号的上升沿作为有效沿，所述同步控制模块和所述输出控制模块将所述基础时钟信号的下降沿作为有效沿，或者
所述计数控制模块和所述运算控制模块将所述基础时钟信号的下降沿作为有效沿，所述同步控制模块和所述输出控制模块将所述基础时钟信号的上升沿作为有效沿。
11.一种由数字锁相环电路实现的控制方法，包括：
基于基础时钟信号和输入周期信号，产生表征所述输入周期信号相对于所述基础时钟信号的周期性变化的输入表征信号；
基于所述基础时钟信号和所述输入表征信号，产生表征所述输入表征信号的周期与所述基础时钟信号的周期之间的倍数关系的时钟计数结果；
基于输出时钟信号的频率与所述输入周期信号的频率之间的预设倍频系数产生基础时钟控制变量，并基于所述时钟计数结果产生输出时钟控制变量；以及
基于所述基础时钟控制变量和所述输出时钟控制变量产生输出控制信号，并基于所述输出控制信号和所述基础时钟信号产生输出时钟信号。
12.根据权利要求11所述的控制方法，其中，产生所述输入表征信号的处理包括：
基于所述基础时钟信号和所述输入周期信号，利用第一D触发器产生第一表征信号；
基于所述基础时钟信号和所述第一表征信号，利用第二D触发器产生第二表征信号；以及
基于所述第二表征信号的反相信号和所述第一表征信号，利用第一与门产生所述输入表征信号。
13.根据权利要求11所述的控制方法，其中，产生所述时钟计数结果的处理包括：
当所述输入表征信号处于非有效电平时，利用时钟计数器对所述基础时钟信号的周期数目进行计数；
当所述输入表征信号处于有效电平时，将所述时钟计数器的计数结果更新至所述时钟计数结果并将所述时钟计数器清零。
14.根据权利要求11所述的控制方法，其中，产生所述基础时钟控制变量的处理包括：
当所述输入表征信号处于有效电平时，基于所述输出时钟信号的频率与所述输入周期信号的频率之间的预设倍频系数对所述基础时钟控制变量进行初始化；以及
当所述输入表征信号处于非有效电平时，基于所述输出时钟信号的频率与所述输入周期信号的频率之间的预设倍频系数对所述基础时钟控制变量进行更新。
15.根据权利要求14所述的控制方法，其中，对所述基础时钟控制变量进行更新的处理包括：
基于所述基础时钟控制变量在所述基础时钟信号的前一个有效沿来临时更新的变量值和所述输出时钟信号的频率与所述输入周期信号的频率之间的预设倍频系数，计算所述基础时钟控制变量的更新变量值；以及
在所述基础时钟信号的当前有效沿来临时，利用所计算的更新变量值来更新所述基础时钟控制变量。
16.根据权利要求11所述的控制方法，其中，产生所述输出时钟控制变量的处理包括：
当所述输入表征信号处于有效电平时，基于所述时钟计数结果对所述输出时钟控制变量进行初始化；以及
当所述输入表征信号处于非有效电平时，基于所述时钟计数结果对所述输出时钟控制变量进行更新。
17.根据权利要求16所述的控制方法，其中，对所述输出时钟控制变量进行更新的处理包括：
基于所述输出时钟控制变量在所述基础时钟信号的前一个有效沿来临时更新的变量值、所述时钟计数结果、以及所述输出控制信号，计算所述输出时钟控制变量的更新变量值，其中，所述输出控制信号表征所述基础时钟控制变量和所述输出时钟控制变量在所述基础时钟信号的前一个有效沿来临时更新的变量值之间的大小对比关系；以及
在所述基础时钟信号的当前有效沿来临时，利用所计算的更新变量值来更新所述输出时钟控制变量。
18.根据权利要求17所述的控制方法，其中，所述输出控制信号在所述基础时钟控制变量大于所述输出时钟控制变量时为逻辑1，在所述基础时钟控制变量不大于所述输出时钟控制变量时为逻辑0。
19.根据权利要求11所述的控制方法，其中，产生所述输出时钟信号的处理包括：
基于所述基础时钟控制变量和所述输出时钟控制变量，利用比较器产生变量比较信号；
基于所述基础时钟信号和所述变量比较信号，利用第三D触发器产生所述输出控制信号；以及
基于所述基础时钟信号和所述输出控制信号，利用第二与门产生所述输出时钟信号。
20.根据权利要求11所述的控制方法，其中，产生所述时钟计数结果的处理和产生所述基础时钟控制变量和所述输出时钟控制变量的处理将所述基础时钟信号的上升沿作为有效沿，产生所述输入表征信号的处理和产生所述输出时钟信号的处理将所述基础时钟信号的下降沿作为有效沿，或
产生所述时钟计数结果的处理和产生所述基础时钟控制变量和所述输出时钟控制变量的处理将所述基础时钟信号的下降沿作为有效沿，产生所述输入表征信号的处理和产生所述输出时钟信号的处理将所述基础时钟信号的上升沿作为有效沿。
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