JP5673808B2 - クロック生成回路 - Google Patents

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Description

本発明は、クロック生成回路に関する。
図１は、多相クロック生成回路の構成例を示す図である。多相クロック生成回路は、位相周波数検出器１０１、ローパスフィルタ１０２、発振器１０３及び分周器１０４を含む位相ロックループ（ＰＬＬ：phase-locked loop）回路を有する。位相周波数検出器１０１は、分周器１０４の出力クロック信号と基準クロック信号ＣＬＫとの間で位相及び周波数を比較し、その位相の差分を出力する。ローパスフィルタ１０２は、位相周波数検出器１０１が出力する位相の差分を平均化して出力する。発振器１０３は、その差分の平均値が小さくなるように位相調整された複数相のクロック信号φ１〜φｐを生成して出力する。分周器１０４は、例えばクロック信号φ１を分周し、クロック信号φ１より周波数が低いクロック信号を位相周波数検出器１０１にフィードバック出力する。このフィードバックループ処理により、クロック信号φ１は、基準クロック信号ＣＬＫと同じ位相にやがて収束してロックする。
図１の多相クロック生成回路は、システムが簡単であり、消費電力が小さい利点がある。しかし、図１の多相クロック生成回路は、発振器１０３がリング発振器であるため、ノイズ特性が低下し、高い周波数で発振できない欠点がある。また、図１の多相クロック生成回路は、ノイズと周波数の問題を解決するため、複数のインダクタを利用して発振器１０３を作ることが可能だが、面積が膨大になり、コストが高くなる欠点がある。
図２は、他の多相クロック生成回路の構成例を示す図である。図２の多相クロック生成回路は、図１の多相クロック生成回路に対して、遅延線２０１、位相検出器２０２及びローパスフィルタ２０３を追加したものである。遅延線２０１、位相検出器２０２及びローパスフィルタ２０３は、遅延ロックループ（ＤＬＬ：delay-locked loop）回路を構成する。ここで、発振器１０３は、単相のクロック信号を分周器１０４、遅延線２０１及び位相検出器２０２に出力する。遅延線２０１は、発振器１０３の出力クロック信号を遅延させることにより複数相のクロック信号φ１〜φｐを出力する。位相検出器２０２は、発振器１０３の出力クロック信号及び例えばクロック信号φ１の位相を比較し、その位相の差分をローパスフィルタ２０３に出力する。ローパスフィルタ２０３は、その位相の差分を平均化し、遅延線２０１に出力する。遅延線２０１は、ローパスフィルタ２０３が出力する位相の差分が小さくなるように位相調整された複数相のクロック信号φ１〜φｐを生成して出力する。この遅延ロックループ回路の処理により、クロック信号φ１は、基準クロック信号ＣＬＫと同じ位相にやがて収束してロックする。
図２の多相クロック生成回路は、１つのインダクタを用いて発振器１０３を構成することにより、位相ロックループ回路のノイズ特性を改善することができる利点がある。しかし、図２の多相クロック生成回路は、２個のローパスフィルタ１０２及び２０３が必要になり、回路面積が膨大になる欠点がある。
また、粗時間変換装置、第１微細時間レジスタ及び第２微細時間レジスタを有し、粗時間変換と微細時間変換を組み合わせた時間デジタル変換器が知られている（例えば、特許文献１及び特許文献２参照）。
特表２００９−５２７１５７号公報 特表２００９−５２７１５８号公報
本発明の目的は、複数相のクロック信号を生成することができる高精度及び／又は小型のクロック生成回路を提供することである。
クロック生成回路は、基準クロック信号の１周期内に存在する発振クロック信号のパルス数をカウントするカウンタと、複数の第１の遅延素子を用いて前記発振クロック信号を前記基準クロック信号に対して相対的に遅延させることにより複数相の第１のクロック信号を生成し、前記基準クロック信号のエッジ時点における前記複数相の第１のクロック信号の値を第１のデジタル値として出力する第１の時間デジタル変換器と、前記第１の遅延素子の遅延時間より短い遅延時間の複数の第２の遅延素子を用いて前記発振クロック信号を前記基準クロック信号に対して相対的に遅延させることにより複数相の第２のクロック信号を生成し、前記基準クロック信号のエッジ時点における前記複数相の第２のクロック信号の値を第２のデジタル値として出力する第２の時間デジタル変換器と、前記第２の遅延素子の遅延時間と同じ遅延時間の複数の第３の遅延素子を用いて、前記複数の第１の遅延素子により遅延させられた前記第１のクロック信号を前記基準クロック信号に対して相対的に遅延させることにより複数相の第３のクロック信号を生成し、前記基準クロック信号のエッジ時点における前記複数相の第３のクロック信号の値を第３のデジタル値として出力する第３の時間デジタル変換器と、少なくとも前記第１のデジタル値及び前記第３のデジタル値を基に得られる前記発振クロック信号の周期と目標周期との差分を基に遅延制御信号を出力する遅延制御部と、前記カウンタのカウント数及び前記第１〜第３のデジタル値を基に得られる前記基準クロック信号の周期を基に、前記基準クロック信号の周期の１／ｍ（ｍは２以上の整数）の周期の前記発振クロック信号を生成する発振器とを有し、前記第１の時間デジタル変換器内の前記複数の第１の遅延素子は、前記遅延制御部により出力される前記遅延制御信号に応じて遅延時間が変化し、前記第１の時間デジタル変換器は、前記複数相の第１のクロック信号を出力する。
第１の時間デジタル変換器は、複数相の第１のクロック信号を出力することができる。第１〜第３の時間デジタル変換器を設けることにより、デジタル処理が可能になるため、高精度及び／又は小型のクロック生成回路を提供することができる。
図１は、多相クロック生成回路の構成例を示す図である。 図２は、他の多相クロック生成回路の構成例を示す図である。 図３Ａは、デジタル位相ロックループ回路を用いた多相クロック生成回路の構成例を示す図である。 図３Ｂは、図３Ａの時間デジタル変換器の構成例を示す図である。 図４は、多相クロック信号の例を示すタイミングチャートである。 図５は、多相クロック生成回路の動作例を説明するためのタイミングチャートである。 図６Ａは、単位遅延量が比較的小さい場合の発振クロック信号の分解能を示す図である。 図６Ｂは、単位遅延量が比較的大きい場合の発振クロック信号の分解能を示す図である。 図７Ａは、１６相のクロック信号が生成される例を示す図である。 図７Ｂは、１８相のクロック信号が生成される例を示す図である。 図８Ａは、２ステージ時間デジタル変換器を用いた多相クロック生成回路の構成例を示す図である。 図８Ｂは、図８Ａの多相クロック生成回路の動作を説明するための図である。 図９Ａは、時間デジタル変換器の構成例を示すブロック図である。 図９Ｂは、時間デジタル変換器の構成例を示すブロック図である。 図９Ｃは、時間デジタル変換器の動作例を説明するためのタイムチャートである。 図１０Ａは、図９Ｂの可変遅延素子の構成例を示す図である。 図１０Ｂは、図９Ｂの可変遅延素子の他の構成例を示す図である。 図１０Ｃは、図９Ｂの可変遅延素子の他の構成例を示す図である。 図１０Ｄは、図９Ｂの可変遅延素子の他の構成例を示す図である。 図１１Ａは、図９Ａのキャリブレーション回路の遅延時間制御を説明するための図である。 図１１Ｂは、図９Ａのキャリブレーション回路の遅延時間制御を説明するための図である。 図１２は、キャリブレーション回路のキャリブレーション後の状態を示すタイムチャートである。 図１３は、キャリブレーション回路のキャリブレーション後の状態を示すタイムチャートである。 図１４Ａは、微細時間デジタル変換器を粗時間デジタル変換器に正規化するための回路の構成例を示す図である。 図１４Ｂは、微細時間デジタル変換器を粗時間デジタル変換器に正規化するための回路の他の構成例を示す図である。 図１５Ａは、第２の実施形態による多相クロック生成回路の構成例を示す図である。 図１５Ｂは、オフセットロックを説明するための図である。 図１６Ａは、位相ロックループ回路のロック状態の収束例を示す図である。 図１６Ｂは、位相ロックループ回路のロック状態の収束例を示す図である。 図１７Ａは、第３の実施形態による多相クロック生成回路の構成例を示す図である。 オフセット位相加算後の発振クロック信号を示すタイムチャートである。 図１８は、第１の実施形態による多相クロック生成回路の構成例を示す図である。 図１９は、第４の実施形態による多相クロック生成回路の構成例を示す図である。 図２０は、第５の実施形態による多相クロック生成回路の構成例を示す図である。 図２１は、第６の実施形態による多相クロック生成回路の構成例を示す図である。
（第１の実施形態）
図３Ａはデジタル位相ロックループ回路を用いた多相クロック生成回路の構成例を示す図であり、図５は多相クロック生成回路の動作例を説明するためのタイミングチャートである。カウンタ３０６は、基準クロック信号ＣＬＫ１の１周期内に存在する発振クロック信号ＣＬＫ２のパルス数ＥＣをカウントする。例えば、カウンタ３０６は、基準クロック信号ＣＬＫ１の１周期内に存在する発振クロック信号ＣＬＫ２の立ち上がりエッジ数をカウントすることにより、パルス数ＥＣをカウントする。例えば、図５の場合、パルス数ＥＣは「８」である。時間デジタル変換器（ＴＤＣ）３０１は、基準クロック信号ＣＬＫ１及び発振クロック信号ＣＬＫ２を入力し、複数相のクロック信号φβ１〜φβｐを生成する。
図３Ｂは図３Ａの時間デジタル変換器３０１の構成例を示す図であり、図４は多相クロック信号φβ１〜φβｐの例を示すタイミングチャートである。ここでは、ｐが１２の例を示す。複数の遅延素子３１１〜３１３等の直列接続回路は、発振クロック信号ＣＬＫ２を順次遅延させる。遅延素子３１１〜３１３等は、それぞれ、入力信号を遅延させて出力する。クロック信号φβ１は、発振クロック信号ＣＬＫ２と同じ信号である。クロック信号φβ２は、遅延素子３１１の出力信号である。クロック信号φβ３は、遅延素子３１２の出力信号である。クロック信号φβ１〜φβ１２の各位相差は、遅延素子３１１〜３１３等の各遅延時間に対応する。遅延素子３１１〜３１３等の各々は、遅延時間が同じである。このようにして、時間デジタル変換器３０１は、例えば１２相のクロック信号φβ１〜φβ１２を生成することができる。Ｄ型フリップフロップ３２１〜３２３等は、基準クロック信号ＣＬＫ１の立ち上がりエッジの時点４２０で、クロック信号φβ１〜φβ１２の値をラッチし、２値のデジタル値をＱ端子から出力する。例えば、Ｄ型フリップフロップ３２１は、基準クロック信号ＣＬＫ１の立ち上がりエッジの時点４２０で、クロック信号φβ１の値をラッチし、「１」のデジタル値をＱ端子から出力する。これにより、例えば、Ｄ型フリップフロップ３２１〜３２３等のＱ端子は、図４に示すように、「１１１００００００１１１」のデジタル値４２１を出力する。変化点４２２は、デジタル値４２１が「０」から「１」に変化する点である。この変化点４２２は、発振クロック信号ＣＬＫ２の基準クロック信号ＣＬＫ１に対する位相差である。図３Ａのデコーダ３０２が変化点４２２に対応する位相差を検出する。
図５において、発振クロック信号ＣＬＫ２は、例えば０〜２４の単位遅延量の分解能で表すことができる。０〜２４の単位遅延量は、２４個の遅延素子３１１〜３１３等に対応し、単位遅延量の「１」は、１個の遅延素子の遅延時間に相当する。発振クロック信号ＣＬＫ２の立ち上がりエッジは、量子化誤差により単位遅延量「３」として検出される。これに対応する位相差ＰＥ１は、図４の変化点４２２の位相差に対応し、発振クロック信号ＣＬＫ２の基準クロック信号ＣＬＫ１に対する位相差を表す。このようにして、デコーダ３０２は、基準クロック信号ＣＬＫ１の１回目の立ち上がりエッジに対する発振クロック信号ＣＬＫ２の立ち上がりエッジの位相差ＰＥ１を検出し、同様に、基準クロック信号ＣＬＫ１の２回目の立ち上がりエッジに対する発振クロック信号ＣＬＫ２の立ち上がりエッジの位相差ＰＥ２を検出する。
量子化誤差のため、発振クロック信号ＣＬＫ２は、１回目の立ち上がりエッジが単位遅延量「３」として検出され、２回目の立ち上がりエッジが単位遅延量「１６」として検出される。したがって、発振クロック信号ＣＬＫ２の周期Ｔｖは、１６−３＝１３の単位遅延量となる。
基準クロック信号ＣＬＫ１は、タイミングｔ２の立ち上がりエッジから次のタイミングｔ２の立ち上がりエッジまでの周期Ｔｒｅｆを有する。パルス数ＥＣは、量子化誤差を含み、最大、タイミングｔ１から次のタイミングｔ１までの間の発振クロック信号ＣＬＫ２のパルス数である。
次に、基準クロック信号ＣＬＫ１の周期Ｔｒｅｆの検出方法を説明する。周期Ｔｒｅｆは、パルス数ＥＣ、位相差ＰＦ１及びＰＦ２を基に次式（１）で表される。
Ｔｒｅｆ＝ＥＣ−ＰＦ１＋ＰＦ２ ・・・（１）
ここで、位相差ＰＦ１は、発振クロック信号の周期Ｔｖ及び位相差異ＰＥ１を基に次式（２）で表される。
ＰＦ１＝Ｔｖ−ＰＥ１ ・・・（２）
また、位相差ＰＦ２は、発振クロック信号の周期Ｔｖ及び位相差異ＰＥ２を基に次式（３）で表される。
ＰＦ２＝Ｔｖ−ＰＥ２ ・・・（３）
周期Ｔｖは、上記のように例えば単位遅延量「１３」である。また、位相差ＰＥ１は、例えば単位遅延量「３」である。位相差ＰＥ１を周期Ｔｖの比率に正規化すると、位相差ＰＥ１は単位遅延量「３／１３」で表される。同様に、位相差ＰＥ２の正規化も行われる。デコーダ３０２及び加算器３０３は、正規化後に、上式（１）により基準クロック信号ＣＬＫ１の周期Ｔｒｅｆを演算する。加算器３０３は、基準クロック信号ＣＬＫ１の周期Ｔｒｅｆを第１のローパスフィルタ３０４に出力する。第１のローパスフィルタ３０４は、基準クロック信号ＣＬＫ１の周期Ｔｒｅｆをデジタルのローパスフィルタリングにより平均化して出力する。発振器３０５は、第１のローパスフィルタ３０４が出力する基準クロック信号ＣＬＫ１の周期Ｔｒｅｆを基に、基準クロック信号ＣＬＫ１の周期Ｔｒｅｆの１／ｍ（ｍは２以上の整数）の周期の発振クロック信号ＣＬＫ２を生成し、カウンタ３０６及び時間デジタル変換器３０１にフィードバック出力する。このフィードバック回路は、位相ロックループ回路である。発振クロック信号ＣＬＫ２及び基準クロック信号ＣＬＫ１の位相差は０に近づき、その位相差は０付近に収束する。すなわち、例えばクロック信号φβ１は、基準クロック信号ＣＬＫ１の位相に同期した状態でロックする。多相クロック生成回路は、基準クロック信号ＣＬＫ１の位相に同期した複数相のクロック信号φβ１〜φβｐを出力することができる。時間デジタル変換器３０１を用いることにより、その後段のデコーダ３０２、加算器３０３及び第１のローパスフィルタ３０４をデジタル回路で構成することができるので、多相クロック生成回路を小型化し、低消費電力化することができる。
図６Ａは単位遅延量が比較的小さい場合の発振クロック信号ＣＬＫ２の分解能を示す図であり、図６Ｂは単位遅延量が比較的大きい場合の発振クロック信号ＣＬＫ２の分解能を示す図である。単位遅延量「１」の大きさは、図３Ｂの遅延素子３１１等の遅延時間により決まる。遅延素子３１１等は、プロセス条件、電圧及び／又は温度に依存して遅延時間が動的に変化する。したがって、図６Ａのように単位遅延量「１」の大きさが比較的小さい場合と、図６Ｂのように単位遅延量「１」の大きさが比較的大きい場合とが存在する。図６Ａ及び図６Ｂは、同じ発振クロック信号ＣＬＫ２の基準クロック信号ＣＬＫ１に対する位相差を検出する様子を示す。図６Ａ及び図６Ｂの両方において、位相差は単位遅延量「１」として検出される。しかし、図６Ｂの量子化誤差６１１は、図６Ｂの量子化誤差６０１より大きくなり、性能を劣化させる。分解能を上げた方がよいが、分解能と消費電力、面積はトレードオフの関係にあるため、出力クロック信号φβ１〜φβｐの相数を任意に設定できない。また、遅延素子３１１等の遅延時間はプロセス、温度及び／又は電圧に依存するため、位相ロックループ回路でロックされる相数は条件により変わる。
図７Ａは１６相のクロック信号φβ１〜φβ１６が生成される例を示す図であり、図７Ｂは１８相のクロック信号φβ１〜φβ１８が生成される例を示す図である。上記のように、出力クロック信号φβ１〜φβｐの相数は、条件により変わるため、所望の相数が得られないという課題がある。
また、精度をＢビットとすると、遅延素子３１１等の段数は２Ｂになるため、精度を上げると遅延素子３１１等の段数は急激に増える。この場合、分解能を１ビット増やすと、遅延素子３１１等の段数が２倍増える。消費電力と面積も共に２倍増える。また、正規化するためには、割り算器が必要になり、面積及び消費電力が増大する。次に、上記の課題を解決するための多相クロック生成回路を説明する。
図８Ａは２ステージ時間デジタル変換器を用いた多相クロック生成回路の構成例を示す図であり、図８Ｂはその動作を説明するための図である。時間デジタル変換器は、粗時間デジタル変換器８０１及び微細時間デジタル変換器８０３の２ステージを有する。粗時間デジタル変換器８０１は、図３Ｂと同様の構成を有し、遅延素子３１１〜３１３等の遅延時間が比較的長いため、単位遅延量「１」の大きさが大きい低分解能で発振クロック信号５２１の周期８２３が検出される。
ステージ（パルス発生器及び遅延補償器）８０２は、粗時間デジタル変換器８０１と微細時間デジタル変換器８０３の間に設けられる。遅延回路８０４は、発振クロック信号ＣＬＫ２に対して、ステージ８０２の遅延時間と同じ時間の遅延を行って微細時間デジタル変換器８０３に出力し、粗時間デジタル変換器８０１と微差時間デジタル変換器８０３との間の位相を補償する。微細時間デジタル変換器８０３は、図３Ｂと同様の構成を有し、遅延素子３１１〜３１３等の遅延時間が比較的短いため、単位遅延量「１」の大きさが小さい高分解能で発振クロック信号８２２の位相差が検出される。例えば、発振クロック信号８２２において、ｘは発振クロック信号８２１の単位遅延量「２」に対応し、ｙは発振クロック信号８２１の単位遅延量「３」に対応する。単位遅延量「ｆ０」〜「ｆ１」の間の位相は、微細時間デジタル変換器８０３の遅延素子３１１〜３１３等の各遅延時間に相当する。
発振クロック信号８２１において、周期８２３は、例えば、１０−３＝７の単位遅延量である。したがって、発振クロック信号ＣＬＫ２の基準クロック信号ＣＬＫ１に対する位相差は、２／（１０−３）＋（ｆ１１／ｆ１２）×１／（１０−３）で表される。ここで、「２」は、発振クロック信号８２１の位相差の単位遅延量である。（１０−３）は、上記の周期８２３の単位遅延量である。「ｆ１１」は、発振クロック信号８２２の位相差の単位遅延量である。「ｆ１２」は、発振クロック信号８２１の単位遅延量「１」の大きさに対応する発振クロック信号８２２の単位遅延量の大きさである。
粗時間デジタル変換器８０１の精度をＢ１ビットとし、微細時間デジタル変換器８０３の精度をＢ２ビットとすると、遅延素子の数は、２Ｂ１＋２Ｂ２になる。例えば、８ビット精度の場合、図３Ａの回路では、２８＝２５６個の遅延素子が必要になる。これに対し、図８Ａの回路では、２４＋２４＝３２個の遅延素子が必要になり、図３Ａの回路に比べて遅延素子の数が少なくなる。
また、７ビットから８ビットに増やす場合、図３Ａの回路では遅延素子が１２８個から２５６個に増える。しかし、図８Ａの回路では、仮に粗時間デジタル変換器８０１及び微細時間デジタル変換器８０３がそれぞれ４ビット及び３ビットになると、遅延素子は１６＋８＝２４個から、微細時間デジタル変換器８０３を１ビット増やすと、遅延素子は１６＋１６＝３２個になる。図８Ａの回路は、遅延素子の数が減るので、面積及び消費電力が減る。
しかし、図８Ａの回路の課題は２つある。１番目の課題は、ステージ８０２と遅延回路８０４の遅延のミスマッチにより線形性が低下することである。２番目の課題は、粗時間デジタル変換器８０１の正規化された値は粗時間デジタル変換器８０１の分解能しか持っていないため、正規化された量子化ノイズは高く、微細時間デジタル変換器８０３の分解能があっても、正規化した後、有効分解能はほとんど粗時間デジタル変換器８０１の精度で決まってしまうことである。以下、上記の課題を解決するための多相クロック生成回路を説明する。
図１８は、第１の実施形態による多相クロック生成回路の構成例を示す図である。カウンタ３０６は、図５に示すように、基準クロック信号ＣＬＫ１の１周期内に存在する発振クロック信号ＣＬＫ２のパルス数ＥＣをカウントする。例えば、カウンタ３０６は、基準クロック信号ＣＬＫ１の１周期内に存在する発振クロック信号ＣＬＫ２の立ち上がりエッジ数をカウントすることにより、パルス数ＥＣをカウントする。例えば、図５の場合、パルス数ＥＣは「８」である。時間デジタル変換器１５０１は、基準クロック信号ＣＬＫ１及び発振クロック信号ＣＬＫ２を入力し、複数相の低分解能クロック信号φｃ１〜φｃｐ及び複数相の高分解能クロック信号φｆ１〜φｆｐ，φｇ１〜φｇｐを生成する。
図９Ａ及び図９Ｂは時間デジタル変換器１５０１の構成例を示すブロック図であり、図９Ｃはその動作例を説明するためのタイムチャートである。時間デジタル変換器１５０１は、第１の時間デジタル変換器９０１、第２の時間デジタル変換器９０２及び第３の時間デジタル変換器９０３を有する。
まず、第１の時間デジタル変換器９０１について説明する。第１の時間デジタル変換器９０１は、粗時間デジタル変換器であり、遅延時間が比較的長い第１の遅延素子９２１〜９２８等を有する。バッファ９２０は、発振クロック信号ＣＬＫ２を増幅する。第１の遅延素子９２１〜９２８等の直列接続回路は、バッファ９２０の出力端子に接続される。第１の遅延素子９２１〜９２８等は、発振クロック信号ＣＬＫ２を順次遅延させる。第１の遅延素子９２１〜９２８等は、それぞれ、入力信号を遅延させて出力する。クロック信号φｃ１は、発振クロック信号ＣＬＫ２と同じ位相の信号である。クロック信号φｃ２は、遅延素子９２１の出力信号である。クロック信号φｃ３は、遅延素子９２２の出力信号である。クロック信号φｃ１〜φｃｐの各位相差は、第１の遅延素子９２１〜９２８等の各遅延時間に対応する。第１の遅延素子９２１〜９２８等の各々は、遅延時間が同じであり、遅延制御信号９１４により遅延時間が変わる。このようにして、第１の時間デジタル変換器９０１は、複数相の低分解能クロック信号φｃ１〜φｃｐを生成する。Ｄ型フリップフロップ９３１〜９３８等は、図４と同様に、基準クロック信号ＣＬＫ１の立ち上がりエッジの時点４２０で、クロック信号φｃ１〜φｃｐの値をラッチし、２値の第１のデジタル値９１１をＱ端子から出力する。以上のように、第１の時間デジタル変換器９０１は、複数の第１の遅延素子９２１〜９２８を用いて発振クロック信号ＣＬＫ２を基準クロック信号ＣＬＫ１に対して相対的に遅延させることにより複数相の第１のクロック信号φｃ１〜φｃｐを生成し、基準クロック信号ＣＬＫ１のエッジ時点４２０における複数相の第１のクロック信号φｃ１〜φｃｐの値を第１のデジタル値９１１として出力する。第１の時間デジタル変換器９０１では、遅延素子９２１〜９２８の遅延時間を制御することにより、図９Ｃに示すように、発振クロック信号ＣＬＫ２の単位遅延量９６５の大きさが可変である。発振クロック信号ＣＬＫ２の単位遅延量「０」〜「１」の間の位相は、第１の遅延素子９２１の遅延時間に相当する。
次に、第２の時間デジタル変換器９０２について説明する。第２の時間デジタル変換器９０２は、微細時間デジタル変換器であり、第１の遅延素子９２１〜９２８等より遅延時間が短い第２の遅延素子９４１〜９４３等を有する。第２の遅延素子９４１〜９４３等の直列接続回路は、バッファ９２０の出力端子に接続される。第２の遅延素子９４１〜９４３等は、発振クロック信号ＣＬＫ２を順次遅延させる。第２の遅延素子９４１〜９４３等は、それぞれ、入力信号を遅延させて出力する。クロック信号φｆ１は、発振クロック信号ＣＬＫ２と同じ位相の信号である。クロック信号φｆ２は、遅延素子９４１の出力信号である。クロック信号φｆ３は、遅延素子９４２の出力信号である。クロック信号φｆ１〜φｆｐの各位相差は、第２の遅延素子９４１〜９４３等の各遅延時間に対応する。第２の遅延素子９４１〜９４３等の各々は、遅延時間が同じである。このようにして、第２の時間デジタル変換器９０２は、複数相の高分解能クロック信号φｆ１〜φｆｐを生成する。Ｄ型フリップフロップ９５１〜９５３等は、図４と同様に、基準クロック信号ＣＬＫ１の立ち上がりエッジの時点４２０で、クロック信号φｆ１〜φｆｐの値をラッチし、２値の第２のデジタル値９１２をＱ端子から出力する。以上のように、第２の時間デジタル変換器９０２は、第１の遅延素子９２１〜９２８等の遅延時間より短い遅延時間の複数の第２の遅延素子９４１〜９４３等を用いて発振クロック信号ＣＬＫ２を基準クロック信号ＣＬＫ１に対して相対的に遅延させることにより複数相の第２のクロック信号φｆ１〜φｆｐを生成し、基準クロック信号ＣＬＫ１のエッジ時点４２０における複数相の第２のクロック信号φｆ１〜φｆｐの値を第２のデジタル値９１２として出力する。第２の時間デジタル変換器９０２は、図９Ｃに示すように、発振クロック信号ＣＬＫ２の１回目の立ち上がりエッジ９６２の位相を検出するための回路である。発振クロック信号ＣＬＫ２の単位遅延量「ｆ０」〜「ｆ１」の間の位相は、第２の遅延素子９４１の遅延時間に相当する。
次に、第３の時間デジタル変換器９０３について説明する。第３の時間デジタル変換器９０３は、第２の時間デジタル変換器９０２と同様の微細時間デジタル変換器であり、第２の遅延素子９４１〜９４３等と同じ遅延時間の第３の遅延素子９８１〜９８３等を有する。第３の遅延素子９８１〜９８３等の直列接続回路は、第１の遅延素子９２７の出力端子（第１の遅延素子９２８の入力端子）に接続される。第３の遅延素子９８１〜９８３等は、第１の遅延素子９２７が出力する第１のクロック信号φｃ８を順次遅延させる。第３の遅延素子９８１〜９８３等は、それぞれ、入力信号を遅延させて出力する。クロック信号φｇ１は、第１の遅延素子９２７が出力する第１のクロック信号φｃ８と同じ信号である。クロック信号φｇ２は、遅延素子９８１の出力信号である。クロック信号φｇ３は、遅延素子９８２の出力信号である。クロック信号φｇ１〜φｇｐの各位相差は、第３の遅延素子９８１〜９８３等の各遅延時間に対応する。第３の遅延素子９８１〜９８３等の各々は、遅延時間が同じである。このようにして、第３の時間デジタル変換器９０３は、複数相の高分解能クロック信号φｇ１〜φｇｐを生成する。Ｄ型フリップフロップ９９１〜９９３等は、図４と同様に、基準クロック信号ＣＬＫ１の立ち上がりエッジの時点４２０で、クロック信号φｇ１〜φｇｐの値をラッチし、２値の第３のデジタル値９１３をＱ端子から出力する。以上のように、第３の時間デジタル変換器９０３は、第２の遅延素子９４１〜９４３等の遅延時間と同じ遅延時間の複数の第３の遅延素子９８１〜９８３等を用いて、複数の第１の遅延素子９２１〜９２７により遅延させられた第１のクロック信号φｃ８を遅延させることにより複数相の第３のクロック信号φｇ１〜φｇｐを生成し、基準クロック信号ＣＬＫ１のエッジ時点における複数相の第３のクロック信号φｇ１〜φｇｐの値を第３のデジタル値９１３として出力する。第３の時間デジタル変換器９０３は、図９Ｃに示すように、発振クロック信号ＣＬＫ２の２回目の立ち上がりエッジ９６３の位相を検出するための回路である。発振クロック信号ＣＬＫ２の単位遅延量「ｆ０」〜「ｆ１」の間の位相は、第３の遅延素子９８１の遅延時間に相当する。
図９Ａのキャリブレーション回路９０４は、図１８のデコーダ３０２、減算器１５０４、第２のローパスフィルタ１５０５及び加算器３０３を有する。キャリブレーション回路９０４は、第１の時間デジタル変換器９０１の第１のデジタル値９１１、第２の時間デジタル変換器９０２の第２のデジタル値９１２及び第３の時間デジタル変換器９０３の第３のデジタル値９１３を入力し、図４及び図５の方法と同様に、発振クロック信号ＣＬＫ２の周期９６４を演算する。周期９６４は、信号９１５として、図１８の第１のローパスフィルタ３０４に出力される。
具体的には、第１の時間デジタル変換器９０１は、図９Ｃに示すように、発振クロック信号ＣＬＫ２の立ち上がりエッジ９６２及び９６３を低分解能で検出するための回路である。例えば、立ち上がりエッジ９６２は単位遅延量「１」として検出され、立ち上がりエッジ９６３は単位遅延量「８」として検出される。
第２の時間デジタル変換器９０２は、図９Ｃに示すように、発振クロック信号ＣＬＫ２の１回目の立ち上がりエッジ９６２を高分解能で検出するための回路である。例えば、立ち上がりエッジ９６２は、単位遅延量「ｆ５」として検出される。
第３の時間デジタル変換器９０３は、図９Ｃに示すように、発振クロック信号ＣＬＫ２の２回目の立ち上がりエッジ９６３を高分解能で検出するための回路である。例えば、立ち上がりエッジ９６３は、単位遅延量「ｆ６」として検出される。
図１８において、デコーダ３０２及び加算器３０３は、図５と同様に、正規化後に、上式（１）により、カウンタ３０６のカウント数ＥＣ及び第１〜第３のデジタル値９１１〜９１３を基に、基準クロック信号ＣＬＫ１の周期Ｔｒｅｆを演算する。加算器３０３は、基準クロック信号ＣＬＫ１の周期Ｔｒｅｆを第１のローパスフィルタ３０４に出力する。第１のローパスフィルタ３０４は、発振器３０５の入力端子に接続され、基準クロック信号ＣＬＫ１の周期Ｔｒｅｆをデジタルのローパスフィルタリングにより平均化して出力する。発振器３０５は、第１のローパスフィルタ３０４が出力する基準クロック信号ＣＬＫ１の周期Ｔｒｅｆを基に、基準クロック信号ＣＬＫ１の周期Ｔｒｅｆの１／ｍ（ｍは２以上の整数）の周期の発振クロック信号ＣＬＫ２を生成し、カウンタ３０６及び時間デジタル変換器１５０１にフィードバック出力する。このフィードバック回路は、位相ロックループ回路である。発振クロック信号ＣＬＫ２及び基準クロック信号ＣＬＫ１の位相差は０に近づき、その位相差は０付近に収束する。すなわち、例えばクロック信号φｃ１は、基準クロック信号ＣＬＫ１の位相に同期した状態でロックする。多相クロック生成回路は、基準クロック信号ＣＬＫ１の位相に同期した複数相のクロック信号φｃ１〜φｃｐを出力することができる。時間デジタル変換器１５０１を用いることにより、その後段のデコーダ３０２、加算器３０３、第１のローパスフィルタ３０４、減算器１５０４及び第２のローパスフィルタ１５０５をデジタル回路で構成することができるので、多相クロック生成回路を小型化し、低消費電力化することができる。
また、図９Ａのキャリブレーション回路９０４は、第１のデジタル変換器９０１の第１の遅延素子９２１〜９２８等に、遅延制御信号９１４を出力する。第１の遅延素子９２１〜９２８等は、遅延制御信号９１４に応じて遅延時間が変化する。
図１０Ａは、図９Ｂの可変遅延素子９２１〜９２８等の各々の構成例を示す図である。遅延素子１００１は、可変電流源１００２に接続され、入力端子ＩＮの信号を遅延し、出力端子ＯＵＴに出力する。制御端子ＣＯＮ１は、図９Ｂのアナログの遅延制御信号９１４を入力し、可変電流源１００２に流れる電流を制御する。可変電流源１００２の電流が大きければ遅延素子１００１の遅延時間が短くなり、可変電流源１００２の電流が小さければ遅延素子１００１の遅延時間が長くなる。
図１０Ｂは、図９Ｂの可変遅延素子９２１〜９２８等の各々の他の構成例を示す図である。遅延素子１００１は、電流源１０１１及びスイッチ１０１２の直列接続回路が複数組み並列に接続され、入力端子ＩＮの信号を遅延し、出力端子ＯＵＴに出力する。制御端子ＣＯＮ２は、図９Ｂのデジタルの遅延制御信号９１４を入力し、複数のスイッチ１０１２のオン／オフを制御する。複数の電流源１０１１に流れる合計電流が大きければ遅延素子１００１の遅延時間が短くなり、複数の電流源１０１１に流れる合計電流が小さければ遅延素子１００１の遅延時間が長くなる。
図１０Ｃは、図９Ｂの可変遅延素子９２１〜９２８等の各々の他の構成例を示す図である。遅延素子１００１は、可変容量１０２１に接続され、入力端子ＩＮの信号を遅延し、出力端子ＯＵＴに出力する。制御端子ＣＯＮ３は、図９Ｂのアナログの遅延制御信号９１４を入力し、可変容量１０２１の容量値を制御する。可変容量１０２１の容量値が小さければ遅延素子１００１の遅延時間が短くなり、可変容量１０２１の容量値が大きければ遅延素子１００１の遅延時間が長くなる。
図１０Ｄは、図９Ｂの可変遅延素子９２１〜９２８等の各々の他の構成例を示す図である。遅延素子１００１は、容量１０３１及びスイッチ１０３２の直列接続回路が複数組み並列に接続され、入力端子ＩＮの信号を遅延し、出力端子ＯＵＴに出力する。制御端子ＣＯＮ４は、図９Ｂのデジタルの遅延制御信号９１４を入力し、複数のスイッチ１０３２のオン／オフを制御する。遅延素子１００１に接続される容量値が小さければ遅延素子１００１の遅延時間が短くなり、遅延素子１００１に接続される容量値が大きければ遅延素子１００１の遅延時間が長くなる。
図１１Ａ及び図１１Ｂは、図９Ａのキャリブレーション回路９０４の遅延時間制御を説明するための図である。図１１Ａは、上記の位相ロックループ回路がロックする前の状態を示すタイムチャートである。横軸は、第１の時間デジタル変換器９０１の単位遅延量を示す。領域１１０１は、単位遅延量「０」〜「１」の間の領域であり、第２の時間デジタル変換器９０２の高分解能の単位遅延量を有する領域である。領域１１０４は、単位遅延量「１５」〜「１６」の間の領域であり、第３の時間デジタル変換器９０３の高分解能の単位遅延量を有する領域である。発振クロック信号ＣＬＫ２の立ち上がりエッジは、基準クロック信号ＣＬＫ１の立ち上がりエッジに対して位相差１１０２を有する。
図１１Ｂは、上記の位相ロックループ回路がロックした後かつキャリブレーション前の状態を示すタイムチャートである。位相ロックループ回路により、基準クロック信号ＣＬＫ１に対する発振クロック信号ＣＬＫ２の位相差が小さくなっていく。位相ロックループ回路がロックすると、基準クロック信号ＣＬＫ１に対する発振クロック信号ＣＬＫ２の位相差１１０３は、略０になる。本実施形態では、１６相の第１のクロック信号φｃ１〜φｃ１６を生成する例を説明する。この場合、第２の時間デジタル変換器９０２は単位遅延量が「０」〜「１」の間の領域１１０１で動作し、第３の時間デジタル変換器９０３は単位遅延量が「１５」〜「１６」の間の領域１１０４で動作する。発振クロック信号ＣＬＫ２は、１回目の立ち上がりエッジが領域１１０１に位置し、２回目の立ち上がりエッジが領域１１０４に位置すれば、発振クロック信号ＣＬＫ２を遅延素子により１６分割することにより、１６相の第１のクロック信号φｃ１〜φｃ１６を生成することができる。しかし、図１１Ｂの場合、キャリブレーション前であるため、発振クロック信号ＣＬＫ２の２回目の立ち上がりエッジは、単位遅延量の「１３」〜「１４」の間に位置する。この状態では、１４相の第１のクロック信号φｃ１〜φｃ１４が生成されてしまい、所望の１６相を得ることができない。上記のように、第１の遅延素子９２１〜９２８等の遅延時間は、プロセス、温度及び／又は電圧により動的に変動する。したがって、第１のクロック信号φｃ１〜φｃｐの相数も動的に変化し得る。そこで、図９Ａのキャリブレーション回路９０４の遅延時間制御により、安定した１６相の第１のクロック制御信号φｃ１〜φｃ１６を生成することができる。
ここで、位相ロックループ回路がロックした状態では、発振クロック信号ＣＬＫ２の２回目の立ち上がりエッジの位相情報が発振クロック信号ＣＬＫ２の周期情報になる。図１８のデコーダ３０２は、発振クロック信号ＣＬＫ２の２回目の立ち上がりエッジの位相情報を発振クロック信号ＣＬＫ２の周期情報として、減算器１５０４に出力する。例えば、図１１Ｂの場合、発振クロック信号ＣＬＫ２の周期は、単位遅延量「１４」である。減算器１５０４は、デコーダ３０２により検出された周期（例えば「１４」）と目標周期（目標相数）ＲＤ（例えば「１６」）との差分を第２のローパスフィルタ１５０５に出力する。減算器１５０４は、少なくとも第１のデジタル値９１１及び第３のデジタル値９１３を基に得られる発振クロック信号ＣＬＫ２の周期と目標周期ＲＤとの差分を出力する。第２のローパスフィルタ１５０５は、減算器１５０４及び第１の時間デジタル変換器９０１の間に接続され、減算器１５０４の出力信号をデジタルローパスフィルタリングすることにより、減算器１５０４の出力信号を平均化した信号を遅延制御信号９１４として、第１の時間デジタル変換器９０１内の第１の遅延素子９２１〜９２８等に出力する。減算器１５０４及び第２のローパスフィルタ１５０５は、遅延制御部を構成する。例えば、図１１Ｂでは、発振クロック信号ＣＬＫ２は、周期が「１４」であり、目標周期ＲＤ（例えば「１６」）より短いので、第１の遅延素子９２１〜９２８等の遅延時間を短くする。領域１１０１及び１１０４の長さは、第１の遅延素子９２１〜９２８等の遅延時間に対応する。その結果、図１２に示すように、１６相の第１のクロック信号φｃ１〜φｃ１６を生成可能な状態にキャリブレーションされる。
図１２及び図１３は、キャリブレーション回路９０４のキャリブレーション後の状態を示すタイムチャートである。発振クロック信号ＣＬＫ２は、１回目の立ち上がりエッジが領域１１０１内に位置し、２回目の立ち上がりエッジが領域１１０４内に位置する。これにより、発振クロック信号ＣＬＫ２は、１６分割可能になり、１６相の第１のクロック信号φｃ１〜φｃ１６が生成される。このキャリブレーションのフィードバックループ処理により、発振クロック信号ＣＬＫ２は、１回目の立ち上がりエッジが領域１１０１内に位置し、２回目の立ち上がりエッジが領域１１０４内に位置するようにロックされる。その結果、第１のクロック信号φｃ１〜φｃｐの相数は「１６」にロックされる。
図１３に示すように、発振クロック信号ＣＬＫ２の１回目の立ち上がりエッジは、領域１１０１内の位置するようにロックされるので、第２の時間デジタル変換器９０２は、発振クロック信号ＣＬＫ２の１回目の立ち上がりエッジの位相を検出可能になる。同様に、発振クロック信号ＣＬＫ２の２回目の立ち上がりエッジは、領域１１０４内の位置するようにロックされるので、第３の時間デジタル変換器９０３は、発振クロック信号ＣＬＫ２の２回目の立ち上がりエッジの位相を検出可能になる。上記のように、本実施形態は、図８Ａのステージ８０２が不要になり、領域１１０１及び１１０４に対応する２個の微細時間デジタル変換器９０２及び９０３を設けるだけでよく、１周期の全領域の微細時間デジタル変換器を設ける必要がない。
図１４Ａは、微細時間デジタル変換器９０２及び９０３を粗時間デジタル変換器９０１に正規化するための回路の構成例を示す図である。図５を参照しながら、微細デジタル変換器８０３と粗時間デジタル変換器８０１を用いた位相差の演算方法を上記で説明した。本実施形態は、それと同様に、微細デジタル変換器９０２，９０３と粗時間デジタル変換器９０１を用いて位相差を演算する。以下、微細時間デジタル変換器９０２及び９０３を粗時間デジタル変換器９０１に正規化する方法を説明する。１個の第１の遅延素子１４０１は、図９Ｂの第１の遅延素子９２１〜９２８等の中のいずれか１個の遅延素子である。複数の第２の遅延素子１４０２は、図９Ｂの第２の遅延素子９４１〜９４３等に対応する。第１の遅延素子１４０１は、例えば基準クロック信号ＣＬＫ１を遅延して出力する。複数の第２の遅延素子１４０２の直列接続回路は、例えば基準クロック信号ＣＬＫ１を遅延して出力する。フリップフロップバンク１４０３は、複数のフリップフロップを有し、第１の遅延素子１４０１の出力信号の例えば立ち上がりエッジに同期し、複数の第２の遅延素子１４０２の出力信号をラッチし、デコーダ１４０４に出力する。デコーダ１４０４は、第１の遅延素子１４０１の遅延時間が第２の遅延素子１４０１の何個分の遅延時間であるかを検出することができる。すなわち、第１の時間デジタル変換器９０１の単位遅延量の「１」の大きさは、第２の時間デジタル変換器９０２の単位遅延量の何個分なのかを検出することができる。これにより、デコーダ３０２は、図８Ｂと同様に、正規化を行い、発振クロック信号ＣＬＫ２の１回目の立ち上がりエッジ及び２回目の立ち上がりエッジの位相を検出することができる。上記では、第２のデジタル変換器９０２の場合を例に説明したが、第３の時間デジタル変換器９０３についても同様である。
図１４Ｂは、微細時間デジタル変換器９０２及び９０３を粗時間デジタル変換器９０１に正規化するための回路の他の構成例を示す図である。図１４Ｂの回路は、図１４Ａの回路に対して、ローパスフィルタ１４１１を追加したものである。以下、図１４Ｂの回路が図１４Ａの回路と異なる点を説明する。第２の遅延素子１４１２は、第２の遅延素子１４０２の代わりに設けられる可変遅延素子である。デコーダ１４０４は、第１の遅延素子１４０１の遅延時間が第２の遅延素子１４１２の何個分の遅延時間であるかを検出し、その個数と目標個数との差分をローパスフィルタ１４１１に出力する。ローパスフィルタ１４１１は、デコーダ１４０４の出力をローパスフィルタリングすることにより平均化し、遅延制御信号を複数の第２の遅延素子１４１２に出力する。複数の第２の遅延素子１４１２は、遅延制御信号により遅延時間が変化する。このフィードバック制御により、デコーダ１４０４が出力する差分が０になる状態に収束する。これにより、図１８のデコーダ３０２は、目標個数を用いた正規化を行い、発振クロック信号ＣＬＫ２の１回目の立ち上がりエッジ及び２回目の立ち上がりエッジの位相を検出することができる。
以上のように、図１８の多相クロック生成回路は、図８Ａのステージ８０２を通さないで、粗時間デジタル変換器９０１を微細時間デジタル変換器９０２，９０３に直接接続する。この接続により、ステージ８０２による遅延のミスマッチがなくなり、特性の線形性が向上する。
図１８の回路において、粗時間デジタル変換器９０１の精度をＢ１ビットとし、微細時間デジタル変換器９０２及び９０３の精度をＢ２ビットとすると、遅延素子の数は、２Ｂ１＋２Ｂ２＋１になる。例えば、８ビット精度の場合、図３Ａの回路では、２８＝２５６個の遅延素子が必要になる。これに対し、図１８の回路では、２４＋２４＋１＝４８個の遅延素子が必要になり、図３Ａの回路に比べて遅延素子の数が少なくなる。
また、時間デジタル変換器１５０１を用いることにより、その後段のデコーダ３０２、加算器３０３、第１のローパスフィルタ３０４、減算器１５０４及び第２のローパスフィルタ１５０５をデジタル回路で構成することができるので、多相クロック生成回路を小型化し、低消費電力化することができる。
また、図１４Ａ及び図１４Ｂに示すように、正規化処理が簡単になるため、正規化する時の必要なビット数が少なくなり、多相クロック生成回路は、回路規模の面積及び消費電力が低減する。
（第２の実施形態）
図１５Ａは、第２の実施形態による多相クロック生成回路の構成例を示す図である。図１５Ａの回路は、図１８の回路に対して、オフセットロック検出器１５０３及び加算器１５０２を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。オフセットロック検出器１５０３は、デコーダ３０２の出力信号を基にオフセットロックを検出した場合には、オフセット位相を加算器１５０２に出力する。加算器１５０２は、デコーダ３０２の出力信号に対してオフセット位相を加算して加算器３０３に出力する。以下、その動作の詳細を説明する。
図１５Ｂは、オフセットロックを説明するための図である。時間デジタル変換器１５０１自身がオフセット位相を有する場合、位相ロックループ回路は、周波数クロック信号ＣＬＫ２がオフセット位相を有する状態でロックされる。例えば、発振クロック信号ＣＬＫ２は、１回目の立ち上がりエッジが単位遅延量の「１」及び「２」の間の領域に位置し、２回目の立ち上がりエッジが単位遅延量の「１６」及び「１７」の間の領域に位置する状態でロックされる。この状態では、第２の時間デジタル変換器９０２及び第３の時間デジタル変換器９０３は、発振クロック信号ＣＬＫ２の立ち上がりエッジを検出することができない。このオフセット位相を除去するために、キャリブレーションが必要になる。オフセットロック検出器１５０３は、位相ロックループ回路がロックした状態で、発振クロック信号ＣＬＫ２の１回目の立ち上がりエッジが領域１１０１内に位置せず、発振クロック信号ＣＬＫ２の２回目の立ち上がりエッジが領域１１０４内に位置しないときには、オフセット位相が存在すると判断し、オフセット位相を加算器１５０２に出力する。加算器１５０２は、デコーダ３０２の出力信号に対してオフセット位相を加算して加算器３０３に出力する。すなわち、オフセットロック検出器１５０３及び加算器１５０２は、第２のデジタル値９１２及び第３のデジタル値９１３の中に発振クロック信号ＣＬＫ２のエッジが存在しない状態でロックした場合には、発振器３０５に入力される周期にオフセット位相を付与する。このキャリブレーションにより、オフセット位相が除去され、発振クロック信号ＣＬＫ２は、１回目の立ち上がりエッジが領域１１０１内に位置し、２回目の立ち上がりエッジが領域１１０４内に位置する状態に修正される。このオフセット位相の除去により、正常な動作が可能になる。
（第３の実施形態）
図１７Ａは、第３の実施形態による多相クロック生成回路の構成例を示す図である。図１７Ａの回路は、図１５Ａの回路に対して、加算器１５０２の代わりに可変遅延回路１７０１を設けたものである。以下、本実施形態が第２の実施形態と異なる点を説明する。オフセットロック検出器１５０３は、オフセットロックを検出すると、オフセット位相に対応する遅延制御信号を可変遅延回路１７０１に出力する。可変遅延回路１７０１は、遅延制御信号に応じた遅延時間で、発振器３０５が出力する発振クロック信号ＣＬＫ２を遅延してカウンタ３０６及び時間デジタル変換器１５０１に出力する。以下、その動作の詳細を説明する。
図１６Ａ及び図１６Ｂは、位相ロックループ回路のロック状態の収束例を示す図である。位相ロックループ回路は、発振クロック信号ＣＬＫ２の位相差が０付近で振動しながら収束する。その結果、発振クロック信号ＣＬＫ２の１回目の立ち上がりエッジは、図１６Ａのように、単位遅延量「０」のプラス側にずれる場合と、図１６Ｂのように、単位遅延量「０」のマイナス側にずれる場合とが存在する。図１６Ａの状態であれば、発振クロック信号ＣＬＫ２は、１回目の立ち上がりエッジが領域１１０１内に位置し、２回目の立ち上がりエッジが領域１１０４内に位置するので、正常な動作が行われる。これに対し、図１６Ｂの状態では、発振クロック信号ＣＬＫ２は、１回目の立ち上がりエッジが領域１１０１内に位置せず、２回目の立ち上がりエッジが領域１１０４内に位置しないので、微細時間デジタル変換器９０２及び９０３は発振クロック信号ＣＬＫ２の立ち上がりエッジを検出することができない。カウンタ３０６を使用する場合、図１６Ｂのように位相差がマイナスになると、発振クロック信号ＣＬＫ２の１回目の立ち上がりエッジは、単位遅延量「１４」及び「１５」の間で検出されてしまう。この課題を解決するため、図１５Ａの回路によりオフセット位相を加算することもできる。これに対し、図１７Ａの回路では、可変遅延回路１７０１を設けることにより、図１７Ｂに示すように、横軸の単位遅延量を右にシフトし、単位遅延量を「−１」から開始させることができる。
オフセットロック検出器１５０３は、位相ロックループ回路がロックした状態で、発振クロック信号ＣＬＫ２の１回目の立ち上がりエッジが領域１１０１内に位置せず、発振クロック信号ＣＬＫ２の２回目の立ち上がりエッジが領域１１０４内に位置しないときには、オフセット位相が存在すると判断し、オフセット位相に対応する遅延制御信号を可変遅延回路１７０１に出力する。可変遅延回路１７０１は、遅延制御信号に応じた遅延時間で、発振器３０５が出力する発振クロック信号ＣＬＫ２を遅延してカウンタ３０６及び時間デジタル変換器１５０１に出力する。すなわち、オフセットロック検出器１５０３及び可変遅延回路１７０１は、第２のデジタル値９１２及び第３のデジタル値９１３の中に発振クロック信号ＣＬＫ２のエッジが存在しない状態でロックした場合には、発振器３０５が出力する発振クロック信号ＣＬＫ２にオフセット位相を付与する。これにより、図１７Ｂに示すように、発振クロック信号ＣＬＫ２は、１回目の立ち上がりエッジが領域１１０１内に位置し、２回目の立ち上がりエッジが領域１１０４内に位置するように修正されるので、正常動作が可能になる。
（第４の実施形態）
図１９は、第４の実施形態による多相クロック生成回路の構成例を示す図である。図１９の回路は、図１８の回路に対して、デジタルアナログ変換器１９０１及びアナログローパスフィルタ１９０２を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。デジタルアナログ変換器１９０１は、第２のローパスフィルタ１５０５により出力される遅延制御信号をデジタルからアナログに変換する。ローパスフィルタ１９０２は、アナログの遅延制御信号をローパスフィルタリングにより平均化して第１の時間デジタル変換器９０１内の第１の遅延素子９２１〜９２８等に出力する。第１の遅延素子９２１〜９２８は、アナログの遅延制御信号に応じて遅延時間が変化する。この場合、第１の遅延素子９２１〜９２８は、図１０Ａ又は図１０Ｃの構成によりアナログ制御可能となる。本実施形態によれば、第１の時間デジタル変換器９０１の遅延制御が簡単になる。なお、ローパスフィルタ１９０２は、削除してもよい。ローパスフィルタ１９０２を設けることにより、遅延制御信号が安定し、ノイズが減る。
（第５の実施形態）
図２０は、第５の実施形態による多相クロック生成回路の構成例を示す図である。図２０の回路は、図１８の回路に対して、減算器１５０４及び第２のローパスフィルタ１５０５の代わりに逐次比較レジスタ（ＳＡＲ：successive approximation register）エンジン２００１を設けたものである。以下、本実施形態が第１の実施形態と異なる点を説明する。逐次比較レジスタエンジン２００１は、図９Ｂの少なくとも第１のデジタル値９１１及び第３のデジタル値９１３を基に得られる発振クロック信号ＣＬＫ２の周期と目標周期ＲＤとの間で上位ビットから順に逐次比較することにより、上位ビットから順に遅延制御信号を決定し、第１の時間デジタル変換器９０１内の第１の遅延素子９２１〜９２８等に出力する遅延制御部である。
逐次比較レジスタエンジン２００１は、上位ビットから順に、デコーダ３０２が出力する発振クロック信号ＣＬＫ２の周期と目標周期ＲＤの差分を取り、第１の遅延素子９２１〜９２８等の遅延制御信号を上位ビットから順に１ビットずつ変更する。第１の遅延素子９２１〜９２８等の遅延時間を変更する前と後とを比較することにより、その遅延制御信号のビットを変更するとエラーが小さくなるか否かを判断し、次のビットについて同じことを繰り返し、１ビットずつキャリブレーションする。
逐次比較レジスタエンジン２００１の処理は簡単なため、回路規模及び消費電力が小さくなり、収束も速くなる。ただし、全てのビットをキャリブレーションした後、逐次比較レジスタエンジン２００１を止めると、温度又は電圧等の変動により、デコーダ３０２が出力する発振クロック信号ＣＬＫ２の周期の値が変化する可能性がある。そのため、全てのビットをキャリブレーションした後でも、逐次比較レジスタエンジン２００１を停止させないで、デコーダ３０２が出力する発振クロック信号ＣＬＫ２の周期が正しかどうかを検出する必要がある。周期が正しくなければ、遅延制御信号の値を変更し、発振クロック信号ＣＬＫ２の周期を合わせる必要がある。この場合、発振クロック信号ＣＬＫ２の周期の変動は小さいため、遅延制御信号の下位ビットのみを変更すればよい。
（第６の実施形態）
図２１は、第６の実施形態による多相クロック生成回路の構成例を示す図である。図２１の回路は、図１８の回路に対して、分周器２２０１を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。発振器３０５は、第１のローパスフィルタ３０４が出力する基準クロック信号ＣＬＫ１の周期を基に、基準クロック信号ＣＬＫ１の周期の１／ｍ（ｍは２以上の整数）の周期の複数相の発振クロック信号φα１〜φαｐを生成する。すなわち、発振器３０５は、カウンタ３０６のカウント数及び第１〜第３のデジタル値９１１〜９１３を基に得られる基準クロック信号ＣＬＫ１の周期を基に、基準クロック信号ＣＬＫ１の周期の１／ｍ（ｍは２以上の整数）の周期の複数相の発振クロック信号φα１〜φαｐを生成する。分周器２２０１は、複数相の発振クロック信号φα１〜φαｐのうちの一の発振クロック信号（例えば発振クロック信号φα１）を分周し、カウンタ３０６、第１の時間デジタル変換器９０１及び第２の時間デジタル変換器９０２に出力する。すなわち、分周器２２０１は、発振クロック信号φα１〜φαｐよりも周波数が低いクロック信号を出力する。第１のクロック信号φｃ１〜φｃｐは、分周器２２０１の出力クロック信号と同じ周波数を有する。その結果、複数相の第１のクロック信号φｃ１〜φｃｐは、複数相の発振クロック信号φα１〜φαｐよりも低い１／ｍの周波数になる。本実施形態の多相クロック生成回路は、低周波数の複数相の第１のクロック信号φｃ１〜φｃｐ及び高周波数の複数相の発振クロック信号φα１〜φαｐを外部に出力することができる。例えば、第１のクロック信号φｃ１〜φｃｐの周波数は１００ＭＨｚであり、発振クロック信号φα１〜φαｐの周波数は１ＧＨｚである。本実施形態によれば、２種類の周波数のクロック信号φｃ１〜φｃｐ及びクロック信号φα１〜φαｐを生成することができる。
以上のように、第１〜第６の実施形態によれば、時間デジタル変換器１５０１を用いることにより、その後段でデジタル処理が可能になるため、多相クロック生成回路は、小面積及び低消費電力になり、ノイズが減り、性能が上がる。時間デジタル変換器１５０１の精度を２ビット上げると量子化ノイズは４分の１に減る。また、粗時間デジタル変換器９０１及び微細時間デジタル変換器９０２，９０３を用いることにより、図３Ａのように１ステージの時間デジタル変換器３０１を用いる場合に比べ、遅延素子数が減り、小型化及び低消費電力化することができる。上記実施形態の多相クロック生成回路は、無線通信回路、プロセッサ、アナログデジタル変換器、又はクロックデータリカバリシステム等に使用することができる。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
第１の時間デジタル変換器は、複数相の第１のクロック信号を出力することができる。第１〜第３の時間デジタル変換器を設けることにより、デジタル処理が可能になるため、高精度及び／又は小型のクロック生成回路を提供することができる。

Claims (9)

  1. 基準クロック信号の１周期内に存在する発振クロック信号のパルス数をカウントするカウンタと、
    複数の第１の遅延素子を用いて前記発振クロック信号を前記基準クロック信号に対して相対的に遅延させることにより複数相の第１のクロック信号を生成し、前記基準クロック信号のエッジ時点における前記複数相の第１のクロック信号の値を第１のデジタル値として出力する第１の時間デジタル変換器と、
    前記第１の遅延素子の遅延時間より短い遅延時間の複数の第２の遅延素子を用いて前記発振クロック信号を前記基準クロック信号に対して相対的に遅延させることにより複数相の第２のクロック信号を生成し、前記基準クロック信号のエッジ時点における前記複数相の第２のクロック信号の値を第２のデジタル値として出力する第２の時間デジタル変換器と、
    前記第２の遅延素子の遅延時間と同じ遅延時間の複数の第３の遅延素子を用いて、前記複数の第１の遅延素子により遅延させられた前記第１のクロック信号を前記基準クロック信号に対して相対的に遅延させることにより複数相の第３のクロック信号を生成し、前記基準クロック信号のエッジ時点における前記複数相の第３のクロック信号の値を第３のデジタル値として出力する第３の時間デジタル変換器と、
    少なくとも前記第１のデジタル値及び前記第３のデジタル値を基に得られる前記発振クロック信号の周期と目標周期との差分を基に遅延制御信号を出力する遅延制御部と、
    前記カウンタのカウント数及び前記第１〜第３のデジタル値を基に得られる前記基準クロック信号の周期を基に、前記基準クロック信号の周期の１／ｍ（ｍは２以上の整数）の周期の前記発振クロック信号を生成する発振器とを有し、
    前記第１の時間デジタル変換器内の前記複数の第１の遅延素子は、前記遅延制御部により出力される前記遅延制御信号に応じて遅延時間が変化し、
    前記第１の時間デジタル変換器は、前記複数相の第１のクロック信号を出力することを特徴とするクロック生成回路。
  2. さらに、前記発振器の入力端子に接続される第１のローパスフィルタを有することを特徴とする請求項１記載のクロック生成回路。
  3. 前記遅延制御部は、少なくとも前記第１のデジタル値及び前記第３のデジタル値を基に得られる前記発振クロック信号の周期と目標周期との差分を出力する減算器を有することを特徴とする請求項１記載のクロック生成回路。
  4. 前記遅延制御部は、前記減算器及び前記第１の時間デジタル変換器の間に接続される第２のローパスフィルタを有することを特徴とする請求項３記載のクロック生成回路。
  5. 前記遅延制御部は、少なくとも前記第１のデジタル値及び前記第３のデジタル値を基に得られる前記発振クロック信号の周期と目標周期との間で上位ビットから順に逐次比較することにより、上位ビットから順に遅延制御信号を決定する逐次比較レジスタエンジンを有することを特徴とする請求項１記載のクロック生成回路。
  6. さらに、前記第２のデジタル値及び前記第３のデジタル値の中に前記発振クロック信号のエッジが存在しない状態でロックした場合には、前記発振器に入力される周期にオフセット位相を付与するオフセットロック検出器を有することを特徴とする請求項１記載のクロック生成回路。
  7. さらに、前記第２のデジタル値及び前記第３のデジタル値の中に前記発振クロック信号のエッジが存在しない状態でロックした場合には、前記発振器が出力する発振クロック信号にオフセット位相を付与するオフセットロック検出器を有することを特徴とする請求項１記載のクロック生成回路。
  8. さらに、前記遅延制御部により出力される遅延制御信号をデジタルからアナログに変換するデジタルアナログ変換器を有し、
    前記第１の時間デジタル変換器内の前記複数の第１の遅延素子は、前記アナログの遅延制御信号に応じて遅延時間が変化することを特徴とする請求項１記載のクロック生成回路。
  9. 前記発振器は、複数相の発振クロック信号を生成し、
    さらに、前記複数相の発振クロック信号のうちの一の発振クロック信号を分周し、前記カウンタ、前記第１の時間デジタル変換器及び前記第２の時間デジタル変換器に出力する分周器を有することを特徴とする請求項１記載のクロック生成回路。
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