JP2001349911A - 高精度信号位相差測定システム - Google Patents

高精度信号位相差測定システム

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JP2001349911A JP2001085086A JP2001085086A JP2001349911A JP 2001349911 A JP2001349911 A JP 2001349911A JP 2001085086 A JP2001085086 A JP 2001085086A JP 2001085086 A JP2001085086 A JP 2001085086A JP 2001349911 A JP2001349911 A JP 2001349911A
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flop
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signal
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JP2001085086A
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William D Elliot
ディー． エリオット ウイリアム
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ST MICROELECTRONICS Inc
STMicroelectronics lnc USA
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ST MICROELECTRONICS Inc
STMicroelectronics lnc USA
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Abstract

(57)【要約】 【課題】 高精度で同期信号間の位相差を測定する技術
を提供する。 【解決手段】 本システムは、非常に高い精度で第一及
び第二信号の相対的な位相を比較する集積回路装置を有
している。本システムは、第一エッジを具備する第一信
号を受取る第一入力と、第二エッジを具備する第二信号
を受取る第二入力とを有している。第一遅延チェーンが
少なくとも１個の第一遅延要素を有しており、第二遅延
チェーンが少なくとも１個の第二遅延要素を有してい
る。少なくとも１個の対称的なフリップフロップが該第
一及び第二遅延要素の各々の出力タップへ接続されてい
る第一及び第二入力を有しており、該フリップフロップ
の出力は、該第一及び第二エッジのうちのいずれが夫々
の第一及び第二入力に先に到達したかを表す。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、大略、回路動作に
おいて使用される位相同期型クロック信号又は同様の同
期信号を使用するシステムに関するものであって、更に
詳細には、高精度で同期信号間の位相差を測定するシス
テムに関するものである。
【０００２】
【従来の技術】コンピュータ、モニタ、フラットパネル
ディスプレイ、無線通信装置、携帯電話、高速二方向デ
ジタルトランシーバ、ページング装置等の多様な電子装
置は、例えばクロック信号、垂直同期及び水平同期信
号、拡散スペクトル及びデジタル無線通信信号等のこの
ような装置と関連する他の信号と位相同期された複数個
の同期信号を使用する。同期機能の重要な部分は、通
常、フェーズロックループ回路によって取扱われる。位
相比較器又は位相検知器が単一位相同期処理における主
要な機能的なコンポーネントを構成している。
【０００３】位相検知器は、従来、全てアナログ回路構
成を使用して製造されている。アナログ位相検知器は位
相差を表すために例えば電圧信号等のアナログ出力信号
を発生する。フェーズロックループにおいては、例え
ば、このアナログ信号は例えば電圧制御型オシレータ
（ＶＣＯ）等の周波数源を制御することが可能である。
ＶＣＯから出力される周波数信号における高精度の調節
はアナログ位相検知器用の非常に精密なカスタムアナロ
グ回路設計及びコンポーネントに依存する場合がある。
【０００４】殆どのアナログ回路設計の場合におけるよ
うに、アナログフェーズロックループはノイズ信号、温
度変動、製造処理変動によって影響される。更に、アナ
ログ回路の精度を増加させることは、著しい付加的なコ
ンポーネントコスト及び多数の製造繰返しを必要とする
場合がある。更に、アナログ回路設計は精密なフェーズ
ロックループ回路を構成する場合に大きな回路面積を必
要とする傾向がある。更に、どのようなアナログ回路設
計の場合にもそうであるように、ある設計を新たな回路
製造プロセスへ移植するために設計時間が長くなる傾向
がある。あるアナログフェーズロックループを新たな製
造プロセスへ移す場合に、設計努力及び危険性は元の設
計の場合と実質的に同じである。
【０００５】前述した装置の全てにおいてデジタル回路
の人気が高まると共に、（１）より小さな面積の回路設
計を占有するより小型でよりコンパクトな装置となり、
（２）新たな技術に対して容易に適合可能な回路設計を
必要とする回路製造技術において連続して改良がなさ
れ、（３）より高い精度の信号位相同期に対する要求が
増加する傾向となる。然しながら、このような電子装置
用の高精度の全デジタル位相比較器回路が存在しておら
ず、且つ上述したような従来技術の欠点を解消する技術
が存在していない。
【０００６】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、高精度で同期信号間の位相差を測定するこ
とが可能な技術を提供することを目的とする。
【０００７】
【課題を解決するための手段】ＰＣ内部のグラフィック
カードは、典型的に、グラフィックアクセリレータＩＣ
及びフレームバッファを包含している。グラフィックア
クセリレータは、メモリ内においてデータのフレームを
発生し、次いでアナログへ変換し且つアナログＶＧＡケ
ーブルを介してＬＣＤモニタへ送信する。アナログデー
タに加えて、水平及び垂直同期信号が送信される。アナ
ログ出力ストリームを発生するために使用されるクロッ
クデータは送信されず、ＬＣＤモニタにおいて正確に再
生することの困難性を増加させる。液晶ディスプレイ
（ＬＣＤ）技術に基づいたフラットパネルモニタがパソ
コンディスプレイ市場に迅速に浸透している。フラット
パネルモニタは従来のＣＲＴモニタと比較して性能上の
有益性を提供するものであるが、ＰＣ業界は、それをデ
スクトップＰＣ環境内へしっくりと組込む上でチャレン
ジに直面している。寸法、重量、パワーの点での利点に
加えて、フラットパネルモニタは画像の鮮明さを改善す
る。フラットパネルモニタはデジタル装置であり、且つ
アナログＣＲＴ技術と比較して、パネルエレクトロニク
スにおいてデジタル技術の利点を有している。フラット
パネルモニタにおける各ピクセル要素はマイクロリソグ
ラフィによって画定されており、その結果、ＣＲＴにお
ける電子ビームと蛍光体ドットの曖昧なオーバーラップ
と異なり、ピクセル面積は精密に画定されている。
【０００８】フラットパネルモニタ適用において使用さ
れている殆どのＬＣＤモジュールはデジタルインターフ
ェースを必要とする。これらのデジタルインターフェー
スは今日のパソコンのアナロググラフィック出力へ接続
する上で困難性を発生させている。ＰＣからフラットパ
ネルによって必要とされるデジタル信号へアナログ信号
を変換するために高価で且つ複雑なアナログ回路ボード
が使用されている。従来、ユーザはフラットパネルモニ
タの画像品質の利点の全てを実現することが可能なもの
ではなかった。何故ならば、これらのボードはデジタル
ソースデータをそれがＰＣ内に存在したように完全に再
生することが可能なものではなかったからである。
【０００９】これらのインターフェースのチャレンジ及
びユーザの期待がフラットパネルモニタのエレクトロニ
クス条件を設定している。ＰＣ環境との互換性即ち適合
性は、クロックを適切に再生させ且つＰＣからのアナロ
グデータをデジタル形式へ変換させることから始まる。
【００１０】同期信号が再生プロセッサによって使用さ
れてピクセルクロックを発生する。新たなピクセルクロ
ックがアナログ・デジタル変換器によって使用されてデ
ジタル形式における入力データを捕獲する。デジタル信
号再生プロセスは３つのステップからなっている。同期
及びビデオタイミング情報が、最初に、使用されてアナ
ログケーブルを駆動するグラフィックカードのビデオモ
ードを決定する。次いで、モード検知回路がクロック回
復回路、即ちフェーズロックループ（ＰＬＬ）をプログ
ラムしてピクセルクロックを発生する。最後に、ピクセ
ルクロックがアナログ・デジタル変換器へ供給され、そ
れは、入力したアナログ赤、緑、青（ＲＧＢ）信号をデ
ジタルフォーマットへ変換する。ＬＣＤモニタにおいて
の第一ステップにおいて、アナログサブシステムがグラ
フィックＩＣのビデオモードを検知すべく試みる。検知
されたモードに基づいて、フェーズロックループは水平
同期当たりある数のピクセルクロックを発生すべくプロ
グラムされる。次いで、アナログ・デジタル変換器がこ
の再生されたクロックを使用してデジタル出力を発生す
る。
【００１１】本発明は従来技術の欠点を解消する高精度
の全デジタルフェーズロックループ及び高精度のデジタ
ル位相比較器回路を具備する電子装置を提供するもので
ある。本発明の好適実施例に基づくデジタル位相測定シ
ステムは、例えば１ナノ秒より小さな高精度で２つのデ
ジタル信号の間の位相差を測定する。本システムは通常
のデジタル応用特定集積回路（ＡＳＩＣ）設計の流れに
よって合成することが可能な全デジタル位相比較器回路
を使用する。
【００１２】本発明の好適実施例によれば、デジタル位
相比較器回路は、以下に詳細に説明するように、対称的
な組の組合わせ論理ゲートと結合されている複数個の遅
延要素チェーンの新規な形態を使用している。この新規
な回路構成は例えば１ナノ秒以下で２つのデジタル信号
のエッジ間の到着時間における差を正確に測定する。そ
の測定値はデジタル時間遅延ビットパターンへエンコー
ドされ、該パターンは、例えば、デジタル信号周波数発
生回路を調節するために制御器によって使用することが
可能である。この新規な回路構成は、好適には、スタン
ダードセルを使用して集積回路装置内に組込まれる。こ
のような構成はカスタム設計及びコンポーネントを効果
的に回避することが可能である。本発明の特定の利点と
しては、遅延要素チェーンが、好適には、非常に微細に
細分化されているということである。換言すると、離散
遅延要素の場合であっても、各遅延要素に対する非常に
短い時間遅延が非常に微細な時間分解能とすることを可
能としている。従って、時間において微細な分解能を得
るためにアナログ設計に対する条件が緩和されている。
更に、例えば平均化等の更なる数値的フィルタ処理によ
って高い実効精度とするためにデジタル測定を洗練させ
ることが可能である。
【００１３】
【発明の実施の形態】図１を参照すると、本発明の好適
実施例に基づいて、新規なフラットパネルモニタシステ
ム１００がデジタル位相検知器を包含しているデジタル
フェーズロックループ１０８を有している。新規なフラ
ットパネルモニタシステム１００は、例えば、グラフィ
ック制御器から受取った（ビデオインターフェース１０
２を介して）アナログ信号１０４，１０６を同期させる
ためにデジタルフェーズロックループ１０８を使用して
おり且つこれらのアナログ信号の高精度デジタル表現を
フラットパネルモニタ１２０における動作回路へ結合さ
せる。アナログ信号はモニタディスプレイ１２０におけ
るピクセルを駆動するための赤、緑、青の情報１０６か
ら構成されている。例えば、３つの異なるワイヤ上の３
つの異なる電圧レベルが赤、緑、青の情報１０６を供給
し、それがアナログ・デジタル変換器（ＡＤＣ）モジュ
ール１１２を介してモニタディスプレイ１２０へ結合さ
れる。制御器１１０がデジタルＰＬＬ１０８及びＡＤＣ
モジュール１１２へ電気的に結合されており、システム
１００のデジタル動作及びモードをモニタし且つシステ
ム１００の動作モードに従ってデジタルＰＬＬ１０８の
動作を制御する。
【００１４】垂直同期信号（Ｖ−ｓｙｎｃ）及び水平同
期信号（Ｈ−ｓｙｎｃ）は、典型的に２つの付加的な別
々のワイヤ上に存在しており、モニタディスプレイのス
クリーン上の画像をラスター化するために一般的なディ
スプレイ同期を与える。Ｈ−ｓｙｎｃ信号１０４はデジ
タルＰＬＬ１０８へ電気的に結合される。然しながら、
ディスプレイスクリーンのピクセルにわたって画像を同
期的にラスター化させるためにモニタディスプレイ１２
０を駆動するためのピクセルクロックは信号ケーブル上
において入手可能なものではない。フラットパネルモニ
タシステム１００は部分的に基準Ｈ−ｓｙｎｃ信号に基
づいたデジタルピクセルクロック信号を発生するために
グラフィックディスプレイエンジンを使用している。例
えば、システム１００の動作モードに基づいて、グラフ
ィックディスプレイエンジンはフラットパネルディスプ
レイモニタ１２０のピクセルを同期的に駆動するために
Ｈ−ｓｙｎｃ信号間において１，０００個のピクセルク
ロックを発生する。即ち、システム１００はＨ−ｓｙｎ
ｃ時間期間（周期）を１，０００で分割し、非常に微細
な位相分解能でフラットパネルモニタディスプレイ１２
０における例えばＬＣＤピクセル要素等のピクセルを駆
動する。従って、合成されたピクセルクロック信号は非
常に正確な周波数及び位相分解能を有しており、典型的
に、１ナノ秒以下である。システム１００は、この例に
おいては、フラットパネルモニタ１２０用に予め選択し
たビデオモードに依存してＨ−ｓｙｎｃ期間と合成した
クロック期間との間に１，０００又は２，０００又はそ
れより高い分割比で分割するために非常に精密なフェー
ズルックループ１０８を必要とする。
【００１５】ノイズ、温度、製造処理変動等によって比
較的影響されることのないアナログ回路設計によって精
密なフェーズロック周波数源を提供することは非常にチ
ャレンジに富んでおり且つ高価である。本発明の顕著な
利点は、全デジタル解決方法を提供しており、それがノ
イズ、温度、製造処理変動に対する影響の多くを回避し
ているということである。本発明の好適実施例に基づく
精密な計算は精密なアナログコンポーネントを使用する
のではなく全てデジタル領域において行われる。本発明
の別の顕著な利点は、それが全デジタル領域解決方法で
あるので、信号合成の精度及び安定性を非常に高い且つ
任意の大きさへ増加させることが可能であるということ
である。
【００１６】図２を参照すると、本発明の実施例に基づ
くデジタルフェーズロックループ（ＤＰＬＬ）１０８
が、出力２１２において合成されたＨ−ｓｙｎｃ信号を
発生するデジタル周波数シンセサイザー発生器を有して
いる。ＤＰＬＬ１０８は、更に、デジタル位相検知器２
２４を有しており、それは入力２２３における基準Ｈ−
ｓｙｎｃ信号と相対的なＨ−ｓｙｎｃ信号の位相を測定
する。デジタル制御器及びデジタルループフィルタ２１
８が高度に精密な周波数の合成を発生する全体的なプロ
セスを制御する。デジタル位相検知器２２４は位相エラ
ー信号を発生し且つその位相エラー信号を制御バス２２
２を介してシステム制御器２１８へ結合させる。制御器
２１８は、例えばローパスフィルタ等のデジタルループ
フィルタを動作させて信号周波数及び位相における不所
望な変化を積分し、且つ制御器２１８は、次いで、周波
数合成モジュール２０２へフィードバック信号を供給す
る。本発明の好適実施例によれば、システム全体はフィ
ードバック制御システムとして動作する。
【００１７】精度を増加させ、設計の移植性を与え、変
動する温度、ノイズ及び製造プロセスによる影響を受け
ないために、システム１００がデジタルモードで動作す
るために、位相検知器２２４は、好適には、デジタル出
力を発生する。従って、この位相検知器２２４は非常に
精密な時間・デジタル変換を発生する位相検知器のカテ
ゴリに属する。本発明の好適実施例によれば、位相検知
器２２４の付加的な特徴は、位相検知器２２４が全てデ
ジタルコンポーネント又は合成可能なコンポーネントか
ら構成されているということである。
【００１８】デジタルフェーズロックループ１０８は周
波数合成器、位相検知器２２４、ループフィルタ２１８
を有している。この例においては、周波数合成器は遅延
測定・コンフィギュレーション（形態）調節ブロック
（デジタルＤＬＬ）２０２、位相アキュムレータ２０
８、非グリッチマルチプレクサ２０６、トグルフリップ
フロップ２１０、及び不図示の基準クロック発生器を有
している。これらのデジタルコンポーネントの結合はデ
ジタル周波数合成器を構成している。３２ビット数が位
相アキュムレータ２０８へ供給される場合には、高精度
の周波数信号が合成されたクロック出力２１２において
発生される。この周波数合成器サブシステムは３２ビッ
トの固定された精度数をとり且つ最大で１／２基準クロ
ックまでの精密な周波数において５０％デューティサイ
クルクロックを発生する。一方、該サブシステムは最大
で基準クロック周波数までの精密な周波数において低デ
ューティサイクルパルストレーンを発生する。
【００１９】デジタルＤＬＬ２０２は基準クロックの位
相遅延されたものを発生し、基準クロックを均等に分割
し、例えば８個の位相に分割する。デジタルＤＬＬ２０
２はデジタル的にプログラム可能な遅延要素から構成さ
れている複数個（この例においては２個）の遅延チェー
ン、及び該遅延をフェーズロックさせ且つ活性化させる
べき１個の遅延チェーンを選択するべく形態を特定する
制御システムから構成されている。このサブシステムに
ついて後により詳細に説明する。
【００２０】位相アキュムレータ２０８は精密な数で基
準クロック期間を分割し且つ時間において正確な時刻に
おいて１個のパルスを得るためにデジタルＤＬＬ２０２
の１つのタップを選択する。このパルスは、５０％デュ
ーティサイクルクロックが必要である場合には、トグル
フリップフロップ２１０を介して進行する。位相アキュ
ムレータ２０８は、好適には、パイプライン型アーキテ
クチャカウンタである。位相アキュムレータ２０８は非
グリッチＭＵＸ２０６と補間を行って基準クロック周波
数まで全てグリッチが存在しないパルスを選択する。こ
のことは従来技術のシステムにおいて得ることが不可能
な本発明の顕著な利点である。このサブシステムについ
ては後により詳細に説明する。このエッジ選択用周波数
合成回路は、従来、サンプルした基準クロックを出力ク
ロックへ変換するためにデジタル・アナログ変換器、フ
ィルタ、比較器を使用していた典型的なデジタル周波数
合成回路と比較して著しく良好である。それはポータブ
ル即ち移植可能であるという利点を有しており、より少
ないチップ面積を使用し、且つ５０％のデューティサイ
クルにおいて最大で１／２基準クロックの高い出力周波
数範囲を有している。この周波数合成回路の欠点は、遅
延細分化及び同期ノイズによる影響に起因する本質的な
ジッターが存在しているということである。
【００２１】位相比較器サブシステム２２４はＨ−ｓｙ
ｎｃ信号エッジを合成したＨ−ｓｙｎｃ（出力クロック
周波数をカウンタで割算することによって発生される）
と比較し且つ時間における位相エラーを表すデジタル数
を出力する。このサブシステムは近似ロック条件にある
場合に広い調節範囲と高い精度（ｎｓ以下）の両方を与
える。このことを達成するために、それは粗及び微細位
相測定に分解される。粗位相測定は、この例において
は、２つのＨ−ｓｙｎｃパルス到着の間のクロック期間
をカウントするカウンタを有している。微細位相調節
は、本発明によれば、２つの長い遅延チェーンを介して
２つのＨ−ｓｙｎｃパルスを送給し且つ遅延タップの単
位で位相差を決定する。この新規な微細位相測定サブシ
ステムは従来得ることが不可能であった顕著な利点を与
えている。それについては後に詳細に説明する。
【００２２】位相検知器２２４は２つのＨ−ｓｙｎｃ信
号、即ち基準Ｈ−ｓｙｎｃ信号と合成したＨ−ｓｙｎｃ
信号との間の位相差を測定する。注意すべきことである
が、この適用例においては、合成したＨ−ｓｙｎｃ信号
はＮで割算した合成したクロック出力周波数であり、尚
ＮはＨ−ｓｙｎｃ信号の間のクロック信号の数である。
想起されるように、この適用例においては、合成したク
ロック信号はフラットパネルモニタ１２０用のＬＣＤデ
ィスプレイのピクセル要素に対するタイミングを駆動す
る。次いで、マイクロ制御器２１８内部のコードの一部
であるループフィルタがデジタルループフィルタ機能を
実行し、それは任意のフィルタ機能に対してプログラム
可能である。この例においては、該フィルタは位相エラ
ー信号をフィルタし且つ新たな位相アキュムレータ値を
形成し、次いでバス２２２を介して位相アキュムレータ
２０８をアップデートするための一次ローパスフィルタ
である。更に、周波数測定ブロック２２６は出力２１２
において合成されたクロック信号の実際の周波数を肯定
的にチェックする手段を提供している。このことは、位
相のみの測定は不明確な場合があり、一方周波数は明確
な測定であるので有用なものである。
【００２３】デジタルループフィルタは、好適には、シ
ステム全体を制御する埋込型マイクロコントローラ（μ
Ｃ）２１８内においてソフトウエアで実現される。ソフ
トウエアデジタルループフィルタは、ＡＳＩＣの内部又
は外部で抵抗及びコンデンサから構成されるＲＣループ
フィルタと比較した場合に、プログラム可能性、及びノ
イズ及び温度のドリフトに対する免疫性という利点を有
している。該マイクロコントローラは、通常、Ｈ−ｓｙ
ｎｃ位相測定の間に数１，０００個のプロセッサクロッ
クが使用可能であるので、計算性能の低いものとするこ
とが可能である。このサブシステムについては後により
詳細に説明する。
【００２４】例えばＩ／Ｏマッピング２２８及びプログ
ラム及びデータメモリ２２０等のその他のサポート回路
ブロックが存在している。メモリ２２０は図２に示した
ような揮発性メモリとすることが可能である。一方、メ
モリ２２０は制御器２１８に対するプログラム及びパラ
メータを収容することの可能な非揮発性メモリとするこ
とが可能である。制御器２１８によって行われるループ
フィルタ機能は、例えば、メモリ２２０における再形態
特定可能なパラメータ及びプログラムコードによって調
節することが可能である。
【００２５】出力２１６における合成されたＨ−ｓｙｎ
ｃ信号は入力２２３において基準Ｈ−ｓｙｎｃ信号の位
相整合された同期したものを供給する。合成されたＨ−
ｓｙｎｃ信号は入力基準Ｈ−ｓｙｎｃ信号の同期したも
のとして使用することが可能である。アナログ・デジタ
ル変換器モジュール１１２は入力１０６において赤、
緑、青電圧レベルをデジタル化する。フラットパネルモ
ニタ１２０におけるディスプレイはデジタル型であり且
つそれはディスプレイのクロック源として例えば出力１
１６におけるこのＤＰＬＬ１０８から出力される合成さ
れたクロックを使用する。更に、合成されたＨ−ｓｙｎ
ｃ信号及び合成されたＶ−ｓｙｎｃ信号はＲＧＢデジタ
ルクロック信号でディスプレイのピクセルのラスター化
を同期的に駆動し且つディスプレイスクリーンにおける
全てのラインの垂直リフレッシュ及び各水平ラインのリ
フレッシュを駆動するために使用される。従って、ビデ
オインピーダンス１０２からのアナログビデオデータ
は、全て、デジタル形態へ変換され、次いで、アナログ
・デジタル変換器１１２の下流側のデジタル論理回路へ
同期的に送給されてフラットパネルモニタディスプレイ
１２０をアナログビデオデータを非常に精密に表現する
同期デジタル信号で駆動する。上述した全デジタル解決
方法は従来のシステムにおいては得られることが不可能
であった本発明の顕著な利点である。
【００２６】図３及び４を参照すると、粗及び微細位相
エラー測定モジュール２２４のより詳細な構成が本発明
の好適実施例に基づいて示されている。粗及び微細位相
エラー測定モジュール２２４は時間・デジタル変換器と
して呼称される位相検知器のタイプのものである。図３
に示した微細位相測定回路及び図４に示した粗位相測定
回路は、各々、時間・デジタル変換器である。時間測定
値はデジタルコードへ変換される。
【００２７】粗位相エラー測定はカウンタ４０２を比較
用の２つの相対的な信号でトリガすることによって行わ
れる。カウンタ４０２は合成信号か又は基準Ｈ−ｓｙｎ
ｃ信号のいずれかの最初に到着するＨ−ｓｙｎｃ信号で
トリガし且つカウント動作を開始する。カウンタ４０２
は、次のＨ−ｓｙｎｃ信号が到着し且つカウント停止を
トリガするまで、時間インクリメント（増分）をカウン
トする。このことは使用中のクロックの非常に粗い細分
化を与え、それは、例えば、システム１００において１
００ＭＨｚとすることが可能である。この粗位相測定は
２つの相対的な信号の位相を比較するための非常に大き
な時間範囲を与える。然しながら、システム１００が２
つの相対的な信号の位相の間におけるロックに近づく
と、位相比較器２２４は例えば１ナノ秒以下の２つの相
対的な信号の位相の間の非常に微細な差異を測定する。
本発明の好適実施例に基づく状態マシン４０４が位相比
較器２２４を制御して位相エラー測定値に到達する。
【００２８】次いで、システム１００が、図３に示した
ような、高精度微細位相エラー測定回路を使用して２つ
の相対的な信号の間の位相における非常に小さな差異を
測定する。微細位相エラー測定回路３０１は全デジタル
回路構成を有している。それは、従って、上述した全デ
ジタル構成の全ての利点を有している。注意すべきこと
であるが、このような時間における小さな差異において
は、カウンタ回路は、通常、実際的なものではなく、従
って、微細位相エラー測定は２つの信号の間の時間にお
けるサブナノ秒即ち１ナノ秒以下の差異を計算するため
に新規な回路構成を使用している。
【００２９】２つの遅延チェーン３０２が対向する時間
配向状態で配列されており、２つの夫々の相対的な信号
によって駆動され、例えば、第一遅延チェーンは基準Ｈ
−ｓｙｎｃ信号によって駆動され且つ第二遅延チェーン
は合成されたＨ−ｓｙｎｃ信号によって駆動される。第
一遅延チェーンにおける第一遅延要素３０６の出力がＤ
フリップフロップ３１０の第一入力を駆動し、一方第二
遅延チェーンの最後の遅延要素３０８の出力がＤフリッ
プフロップ３１０の例えばクロック入力等の第二入力を
駆動する。図３に示したように、２つの遅延チェーン３
０２における遅延要素の構成、及びＤフリップフロップ
の入力の駆動が２つの相対的な信号の比較を与える。
【００３０】特に、２つの遅延チェーン３０２の各々は
「反対の方向」に走行しておりそれらの位相が比較され
る信号のうちの１つを担持する。各対のタップ（各遅延
チェーンから１個のタップ）が対称的なフリップフロッ
プ３１０として作用する１組の組合わせ論理へ接続され
ている。換言すると、１つの信号が「Ｄ」ポートへ移行
し且つ１つの信号が「クロック」ヘ移行する。信号エッ
ジ到着イベントの終りにおいて（制御ブロック３１０に
よって制御される）、各フリップフロップ３１０の出力
ビットはどの信号が最初に到着したかを表す１ビット結
果を有している。フリップフロップ３１０の対称的な側
面は、各信号が同一の（可及的にカスタムレイアウトな
しで）負荷を経験し且つそれが「公正なレース」である
ように遅延させることである。この例においては、６４
個のこのようなタップ対及びフリップフロップ３１０が
存在しているので、６４個の全出力ビットは２つの信号
エッジの間の相対的な時間又は位相遅延の温度計型測定
値を表す。これら２つの信号の間のゼロ遅延値、即ちゼ
ロの時間差は半分の温度計ビットをオンとさせ、且つ半
分のビットをオフとさせる。時間遅延測定の精度は各遅
延チェーン要素の遅延時間に依存し、それは、例えば、
約０．２ｎｓである。
【００３１】温度計結果をエンコードするのに幾つかの
態様が存在している。最も簡単なものは、１つの状態か
ら別の状態への温度計に沿っての遷移点を見つけ出すこ
とである。然しながら、この場合には、例えば温度計が
単調的なものでない場合には、ビットの和のアプローチ
が堅牢性を与える。
【００３２】８個の遅延要素が示されているが、遅延要
素の好適な数は例えば６４，１２８又はそれ以上の大き
なものである。より大きな数の遅延要素は比較されるべ
き２つの信号のエッジに対してより大きな「ランディン
グゾーン（着地ゾーン）」を与える。サンプルラッチ３
１６がフリップフロップ３１０の出力を捕獲する。制御
器３１２がラッチ制御線３１４を介してサンプルラッチ
イベントを制御する。ビット加算ツリー３１８が、温度
計型測定値、即ちこの例においてはラッチ３１６からの
測定値を５ビット又は６ビットのコードへ変換する。従
って、例えば、対称的なフリップフロップ３１０の出力
における遅延チェーン上に６４個のタップがある場合に
は、６４ビットである。該ビットのうちの幾つかはオン
であり且つそのうちの幾つかはオフである。図３におい
て上から下にかけてフリップフロップ３１０の出力は温
度計のように表われる。ビット加算ツリー３１８へ移行
する数は１へ設定される出力の数へ加算される。この和
は２つの相対的な信号のうちのどのエッジが最初に到着
したかを表すスコアを与える。従って、例えば、２つの
信号エッジが同じ時間に到着した場合には、その出力は
同数の０及び１であり、且つそのスコアは合計で数３２
となる（即ち、全部で６４個の可能な出力のうちの半
分）。この数は６ビットでエンコードされる。従って、
３２のスコアはゼロの差異を表す。
【００３３】典型的なアナログ位相検知器は、電源ノイ
ズ及び例えば温度及び製造プロセスに起因するその他の
遅延変動源を拒否するために差動遅延要素を使用する場
合がある。デジタル遅延要素は、通常、このような特徴
を有するものではない。然しながら、本明細書に記載し
たカウンタ伝搬構成（反対方向に走行する２つの遅延チ
ェーン）は、ノイズ源を拒絶するために差動信号の能力
の幾らかを回復する。この場合には、各差動遅延チェー
ンは例えば電源変動等のノイズによってほぼ等しく影響
される。然しながら、出力位相エラー値に関する変動
は、該信号がゼロの位相オフセット点に近づくに従って
ゼロに近づく。
【００３４】微細位相エラースコアが計算された後に、
それは出力３２０において使用可能なものとされ、且つ
出力信号測定レディ出力が、該データが制御器２１８に
よって読取られる準備がされていることを表す。この例
においては、マイクロコントローラ２１８が回路ブロッ
ク２２４における微細位相エラー測定をイネーブル即ち
動作可能とさせるために１ビット信号（不図示）を送給
する。測定値がとられた後に、上述した如く、測定レデ
ィ信号３２２が、バス２２２上に有効な位相エラー値３
２０が存在していることを表す。次いで、制御器２１８
がバス２２２から値３２０を読取る。
【００３５】図５を参照すると、本発明の好適実施例に
基づくデジタル遅延ロックループ（ＤＬＬ）システムが
示されている。デジタルＤＬＬは、スタンダードの論理
セルから構成されているシステムであって、少なくとも
１個のコンフィギャラブル即ち形態特定可能な遅延チェ
ーン５０２及び位相測定及び制御サブシステムを有して
いる。デジタルＤＬＬシステムは基準クロック５０４に
対してフェーズロックし且つ基準クロック期間を遅延チ
ェーン５０２における遅延要素に等しい位相数に分割す
る。クロック位相は例えば周波数合成器等の別のシステ
ムによって消費するために下流側において使用可能とさ
れる。デジタルＤＬＬシステムはカステム混合信号レイ
アウトではなく合成可能なスタンダード論理ゲートによ
って構成されているので、その設計（構成）及びポート
時間は著しく減少されている。
【００３６】デジタルＤＬＬシステムの３個のサブシス
テムコンポーネントは、以下に詳細に説明するように、
遅延チェーン５０２、位相検知器５０５、制御サブシス
テム５０６である。遅延チェーン５０２は個別的にプロ
グラム可能な遅延要素から構成されている。使用される
基準クロック周期（期間）の範囲及び論理セルの速度に
依存して、遅延要素の種々のコンフィギュレーション即
ち形態が所望され、好適には２乃至４の遅延設定であ
る。各遅延設定は遅延要素５０７を介して異なる経路を
介し入力基準クロック信号を送給する。遅延チェーン５
０２における要素の全てを形態特定することは、遅延チ
ェーン５０２を介しての全体的な遅延を制御し、且つ、
位相検知器５０５の結果と結合される場合には、デジタ
ルＤＬＬシステムが基準クロック５０４とフェーズロッ
クすることを可能とする。
【００３７】位相検知器５０５は遅延チェーン５０２上
の種々のタップ点における位相を基準クロック５０４の
位相と比較する。主位相検知器５０８は遅延チェーン５
０２の終りから出て来る信号を基準クロック５０４と比
較し且つ基準クロック５０４の上昇エッジが、主遅延要
素５０９の出力における遅延チェーン信号の前（遅延チ
ェーン５０２は遅すぎる）又は主遅延要素５０９の出力
における遅延チェーン信号の後（遅延チェーン５０２は
速すぎる）に到着したか否かを表す１個のビットを活性
化させる。位相の不明確性をチェックする幾つかのその
他の位相検知器５１０が使用可能である。注意すべきこ
とであることが、この例示的な形態においては、遅延チ
ェーン５０２における全ての遅延要素上の負荷を等しく
させるために遅延チェーン５０２に対して付加的な遅延
要素５１１が付加されている。好適には、位相検知器５
０５の各々はデジタル遅延ロックループシステムを有す
るより大型のデジタルフェーズロックループシステムの
Ｈ−ｓｙｎｃ位相検知器において使用されている対称的
なフリップフロップに類似している。
【００３８】制御システム５０６は位相検知器５０５の
結果を取り且つ、必要である場合に、遅延形態アップデ
ートを決定する。制御システム５０６は継続的に結果に
対する位相検知器５０５の結果をモニタし、且つ遅延チ
ェーン５０２の個々の要素をアップデートして遅延チェ
ーン５０２の遅延要素の各々に対する個別的な遅延設定
を設定する。この遅延チェーン要素の継続的な調節は遅
延チェーン５０２を基準クロック５０４とフェーズロッ
ク状態に維持する。制御システム５０６は、速すぎる遅
延形態と遅すぎる遅延形態との間のハンチングを検知す
ることによって遅延チェーン５０２がフェーズロックさ
れた時を決定する。遅延値におけるゆっくりした変化
（温度変化に起因する）は無視可能な付加的なジッター
を伴い且つシステムをリセットする必要性なしにデジタ
ルＤＬＬシステムによって追従される。然しながら、ど
のようなフェーズロックタイプのシステムにおける場合
もそうであるように、位相の不明確性を発生させる可能
性のある予測困難な条件に対して別個のアウトオブロッ
ク（ｏｕｔ−ｏｆ−ｌｏｃｋ）即ちロック外検知器が挿
入されている。注意すべきことであるが、このことが発
生すると、デジタルＤＬＬシステムは厳しく同期から外
され、且つ周期（期間）が再度発生するまでジッターは
過剰なものとなる。この条件に対する好適な対処方法は
（即ち、それが発生しないことを確かなものとすること
は）、遅延チェーン５０２に対してノイズのない電源を
供給することである。
【００３９】本発明の好適実施例に基づく制御システム
５０６は、以下に説明するように、多数のサブシステム
を有している。遅延測定・不明確性解決器（ＤＭ＆Ａ
Ｒ）５１２は遅延チェーン位相検知器５０５からの結果
を受取り、且つ遅延チェーン５０２の測定された遅延が
速すぎるか又は遅すぎるかに基づいて平均化カウンタ５
１４へインクリメント又はデクリメント信号を発生す
る。ＤＭ＆ＡＲ５１２は、又、遅延の終りの検知器５０
８以外の位相検知器５１０をサンプリングすることによ
って本システムを不明確な位相条件から抜け出させるた
めにリセット初期化シーケンスを制御する。本発明の好
適実施例によれば、各基準クロック上昇エッジにおい
て、Ｄフリップフロップ５０５の各々が基準クロック上
昇エッジの到着時間を遅延チェーン５０２のタップのう
ちの１つから得られる基準クロックの時間遅延されたも
のの到着時間と比較する。この比較の１ビット結果が、
どちらのエッジが最初に到着したか、即ち基準クロック
又は時間遅延された基準クロックであるかを表す。通常
の定常動作モードにおいて、デジタル遅延ロックループ
がロックされると、全遅延チェーンを介しての遅延は１
つの基準クロック周期即ち期間とほぼ等しくなる。この
条件において、遅延５０２の終りに取付けられているＤ
フリップフロップ５０８は基準クロックエッジの到着時
間及び遅延チェーン５０２を介して１個のクロック周期
即ち期間だけ遅延された前の基準クロックエッジと比較
する。
【００４０】初期化期間中に、中間のタップ点は、全
て、位相の不明確性を解決するために使用される。初期
化は、任意の遅延形態から開始し且つ定常動作に対する
ロックされた形態に到達するプロセスである。電圧、温
度及び製造プロセスの極端な変動は与えられた遅延形態
に対する遅延チェーンを介して極端な遅延の変動を発生
する場合があり、それは、遅延端部のタップのみが使用
された場合に不明確な位相比較結果を与える場合があ
る。例えば、遅延５０２を介しての遅延が２つの基準ク
ロックサイクルを超えるものである場合がある。その不
明確な場合において、システムが誤ったエッジにロック
する場合があり且つシステムが適切な形態に到達しない
場合がある。付加的なタップ点は、遅延５０２を介して
の遅延が正確に１個の基準クロックサイクル又はそのほ
ぼ近傍のものであることをＤＭ＆ＡＲブロック５１２が
検証することを可能とする。定常状態期間中に、中間遅
延タップ点に取付けられているＤフリップフロップ５１
２は使用されない。第一及び第二タップ点に取付けられ
ているＤフリップフロップ５０５は、遅延要素を介して
遅延時間における変化を発生し且つ不明確な位相条件を
発生する可能性のある急激な電圧変化における場合の位
相の不明確性を検知するために使用することが可能であ
る。
【００４１】平均化カウンタ５１４は現在の位相測定に
基づいてカウントアップ又はカウントダウンする。平均
化カウンタ５１４は遅れ／待ち時間（Ｌａｇ／Ｌａｔｅ
ｎｃｙ）カウンタ５１６によってイネーブルされ且つリ
セットされる測定平均化フィルタとして作用する。遅れ
／待ち時間カウンタ５１６は、最初に、測定におけるポ
ーズ即ち休止時間を強制し、最新のアップデートがシス
テムを介して伝搬したことを確保し（遅れ）、次いで、
それは測定時間の期間を制御する（待ち時間）。遅延チ
ェーン５０２がアップデートに従って形態特定された後
に、遅れ／待ち時間カウンタ５１６は、その変化が効果
を奏するまで、サンプリングをディスエーブルさせるこ
とによってシステムの不安定性を防止するために該アッ
プデートが伝搬することを許容する。該待ち時間（サン
プル時間）はシステム応答時間に対するノイズ平均化と
のトレードオフである。
【００４２】遅れ／待ち時間カウンタ５１６は継続して
サイクル動作し、各サイクルは遅延チェーン形態のアッ
プデートを表す。１つのサイクルの始めにおいて、遅延
チェーン形態のアップデートの直後に、該カウンタはカ
ウント動作を開始する。カウンタ５１６が「遅れ」設定
点に到達すると、それは平均化カウンタ５１４をイネー
ブルさせ、それはＤＭ＆ＡＲブロック５１２の出力に基
づいてカウントアップ又はカウントダウンする。平均化
カウンタ５１４は、該遅延が遅すぎる場合にカウントア
ップし、且つ該遅延が速すぎる場合にはカウントダウン
する。その前に、該サイクルの始めから「遅れ」点ま
で、位相測定値は平均化カウンタ５１４によって無視さ
れて遅延チェーン形態アップデートが本システムを介し
て伝搬することを可能とさせる。「遅れ」点の後に、平
均化カウンタ５１４は、遅れ／待ち時間カウンタ５１６
が「待ち時間」設定点に到達するまで継続してＤＭ＆Ａ
Ｒ５１２出力位相測定値を加算し、その点において、状
態アップデート論理ブロック５２０が平均化カウンタ５
１４の出力和をチェックし且つアップデートパルスを遅
延状態カウンタ５１８へ送る。平均化カウンタ５１４の
和が０より大きい場合には、該遅延チェーンは平均的に
遅すぎ、且つ状態アップデート論理は遅延状態カウンタ
５１８へデクリメントパルスを送り、その結果より速い
遅延チェーンとなる。一方、平均化カウンタ５１４の和
がゼロより小さい場合には、その遅延チェーンが速すぎ
ることを意味し、従って、アップデートパルスは該遅延
をより遅い形態のものとさせるインクリメントパルスで
ある。その和がゼロである場合には、遅延チェーンは平
均的に正しい遅延を有しているので何等変化が発生する
ことはない。状態アップデート論理ブロック５２０から
のアップデートパルスは遅延状態カウンタ５１８及びコ
ンフィギュレーション（形態）ＬＵＴ５２２を介して伝
搬し且つ新たな遅延チェーン形態を発生させる。「待ち
時間」設定に到達すると、遅れ／待ち時間カウンタ５１
６はゼロへリセットし且つ新たなアップデートサイクル
を開始させる。
【００４３】遅延状態カウンタ５１８は待ち時間期間の
終りにおいて平均化カウンタ５１４内の結果に基づいて
遅延状態カウントをインクリメント又はデクリメントさ
せる。それは遅延チェーン５０２の最も長い遅延形態に
対応する上限か、又は遅延チェーン５０２の最も短い遅
延形態に対応する０の下限へカウントアップする。遅延
状態カウンタ５１８はこれらの限界のうちのいずれかに
到達した場合に限界到達信号をアサート即ち活性化さ
せ、且つインクリメント又はデクリメントパルスが到着
して該カウンタを該限界を超えて送る。
【００４４】遅延状態カウンタ５１８のカウントパター
ンはコンフィギュレーション（形態）ルックアップテー
ブル（ＬＵＴ）値（以下の表１参照）とマッチし、その
目標とするところは遅延の終り選択周りにハンチングし
且つ全てのその他の遅延選択を凍結することである。遅
延の終り要素ではなく中間遅延要素を変化させる遅延チ
ェーンコンフィギュレーション（形態）周りでのハンチ
ングは、遅延要素が再形態特定する場合に、遅延下側へ
グリッチを伝搬させる場合がある。これらのグリッチは
デジタル遅延ロックループの出力波形において、従っ
て、より大きなフェーズロックループシステムにおいて
許容不可能なジッターを発生させる場合がある。
【００４５】本発明の好適実施例に基づいて、遅延の終
り設定周りにおいてのみハンチング即ち探索するため
に、遅延状態カウンタ５１８が偶数から奇数へ１つのス
テップ上方へ且つ奇数から偶数へ１つのステップ下方へ
インクリメントする。これは定常状態ハンチング条件で
ある。奇数値から上方へインクリメントするか又は偶数
値から下方へインクリメントすることは、遅延の終り要
素以外に別の遅延要素が変化されねばならないことを意
味しており、且つ遅延状態カウンタ５１８は２つのステ
ップだけ変化する。いずれかの方向における２つのステ
ップの変化はチェーン再形態特定であり、定常状態条件
として意図されているものではない。
【００４６】コンフィギュレーション（形態）ＬＵＴ５
２２は遅延状態カウンタ５１８から各遅延チェーン要素
に対する設定に対してコンフィギュレーション即ち形態
特定ステップをデコードする。コンフィギュレーション
ＬＵＴの１例を４要素遅延チェーンに対して以下の表
（以下の表１参照）に示してあり、その場合に各遅延チ
ェーンは４個の遅延設定を有している。コンフィギュレ
ーションＬＵＴ５２２は遅延状態カウンタ５１８出力値
を各遅延要素設定に対する特定のコンフィギュレーショ
ン即ち形態特定設定に対してマッピングする。チェーン
コンフィギュレーションのアップデートが発生すると、
コンフィギュレーションＬＵＴ５２２は、インデックス
として遅延状態カウンタ５１８出力値を使用して新たな
遅延コンフィギュレーションをルックアップする。
【００４７】該ルックアップテーブルの選択（例えば、
以下の表１参照）の意図するところは、遅延チェーン５
０２を遅延の終り設定（遅延要素３）周りでハンチング
即ち探索するコンフィギュレーションとさせることであ
る。ハンチングの間に、コンフィギュレーションカウン
タは偶数から奇数へ１つのステップインクリメントさ
せ、且つ奇数から偶数へ１つのステップデクリメントさ
せる。然しながら、奇数からのインクリメント動作は次
の奇数値に対して２つのステップからなるインクリメン
トである。同様に、偶数カウンタ値からのデクリメント
動作は次の偶数値への下方へのステップである。このよ
うに、システムが次のハンチングレベルに到達するまで
２つづつジャンプし、その後に２つの隣接するステップ
の間でハンチング即ち探索を行う。
【００４８】
【表１】
【００４９】図６を参照すると、本発明の好適実施例に
基づくプログラマブル（プログラム可能）遅延要素５０
２が示されている。最小ゲート遅延は、典型的に、０．
１ｎｓの程度である。プログラム可能性を達成するため
に、付加的なゲートが挿入されており、従って一般的な
プログラマブル遅延要素の絶対的な最小遅延は２個のゲ
ート、即ち、大略０．２ｎｓである。上述した時間の推
定は単に１つの例に対するものであって何等特定の具体
例に制限されるものとして理解されるべきではない。図
６に示したように、プログラマブル遅延要素５０２にお
ける全体的な信号遅延は、３入力ＮＡＮＤ、４入力ＮＡ
ＮＤ、バッファを横断しての遅延から構成されており、
それらは、一体的に、この例においては、０．１２ｎｓ
のインクリメントにおいて０．２５ｎｓ乃至０．６２ｎ
ｓの遅延要素範囲となる。
【００５０】遅延されるべき信号に加えて、３入力ＮＡ
ＮＤへのその他の入力は遅延インバータ組合わせ及び選
択信号である。遅延インバータ組合わせは入力幅に拘わ
らずにパルスを１．１５ｎｓへチョップ即ち切り取る。
このことは、遅延チェーンを介して進行する信号のデュ
ーティサイクルが１００％へ増加し、遅延の終りに向か
ってクロックエッジを除去することとなるＮＡＮＤを介
しての非対称的なライズタイム（上昇時間）及びフォー
ルタイム（下降時間）のために必要である。このパルス
の最小幅はトグルフリップフロップクロックパルスタイ
ミング条件によって決定される。
【００５１】３入力ＮＡＮＤへ進む選択信号はワンホッ
ト（ｏｎｅ−ｈｏｔ）デコードネットワークから来るも
のであり、該ネットワークは２ビット入力選択信号６０
８，６１０をデコードする。該選択信号は出力パルスが
行ってしまい且つ出力が選択遷移期間中に低であること
を確保するのに充分長く遅延された入力信号のバージョ
ンによってラッチされる。このことは選択変化期間中に
グリッチのない出力パルスを確保しながら、遅延選択が
異なるクロック領域において発生することを可能とす
る。
【００５２】プログラマブル遅延要素の２つの出力は同
一の論理信号を有しているが、そのうちの一方は次の遅
延要素の入力へのみ接続されることが意図されており、
一方他方はバッファにより駆動され且つより大きなファ
ンアウトを有することが可能である。この出力コンフィ
ギュレーション即ち形態は遅延チェーンにおける別のゲ
ート遅延を回避し且つ４入力ＮＡＮＤのファンアウトを
可及的に低い最小遅延を維持すべく制限する。
【００５３】プログラマブル遅延要素からなる遅延は、
カスタムレイアウトなしで可及的に全てのタップ型遅延
要素に関する遅延及び負荷を対称的なものに維持するた
めに最後のタップ型遅延要素に電気的に接続されている
１個の付加的な要素を有している。例えば、８個のタッ
プ型プログラマブル遅延要素からなる遅延チェーンは、
全部で９個の同一のプログラマブル遅延要素を有してお
り、最後の要素は単にローディング即ち負荷の対称性の
ために使用されているに過ぎない。
【００５４】図７を参照すると、本発明の好適実施例に
基づく非グリッチＭＵＸ２０６が示されている。イネー
ブルを具備したワンホットデコーダ７０２が位相カウン
タ２０８から来るエッジ選択をデコードする。この選択
信号は各タップ点におけるラッチによってタップ遅延信
号の下降エッジにおいてラッチされる。このラッチング
メカニズムは、全てのタップ出力イネーブル遷移が出力
信号がゼロである場合にのみ発生することを確保する。
１つ又はそれ以上の遅延チェーンからの出力パルスはＮ
ＡＮＤ及び最後のＯＲからなるネットワークによって集
められる（ＯＲ処理される）。その結果は、遅延チェー
ンの時間分解能内において、出力クロックの周期の１／
２離隔されている上昇エッジを具備するパルストレイン
である。全てのタップ選択線は、デコーダ７０２への不
活性化させたイネーブル信号７０４によってディスエー
ブルさせることが可能である。このことは出力エッジ間
において完全なる参照クロック周期（期間）を付加す
る。１つのタップ点においてイネーブル信号を固定させ
ることは、基準クロック２０１の正確に１／２の出力周
波数を発生する。これはシステムの最大出力周波数であ
る。全てのその他の（より低い）周波数は、時折基準ク
ロックエッジをスキップして、タップ点が時間において
「前方」へ進むことを必要とする。
【００５５】図８を参照すると、本発明の好適実施例に
基づくシステム制御及びループフィルタ２１８が示され
ている。該システム制御及びループフィルタは位相速度
フォーメーションを出力し且つそれを制御バス２２２を
介して位相アキュムレータ２０８へ供給する。初期的な
位相速度は入力水平同期信号の間において発生する１／
２基準クロックの数をカウントすることによって直接的
に計算される。この測定値を、ライン当たりのクロック
のターゲット数であるＮで割算し１でスケーリングする
ことによって、初期的な位相速度値が与えられ、それは
実際のＨ−ｓｙｎｃの１つの１／２基準クロック内にお
いて合成したＨ−ｓｙｎｃを発生する。又、入力Ｈ−ｓ
ｙｎｃと位相が整合した最初の合成したＨ−ｓｙｎｃを
得るために、Ｈ−ｓｙｎｃ合成装置が最初の位相速度計
算に続く次のＨ−ｓｙｎｃに可及的に近接してトリガさ
れる。この最初の位相速度値は、幾つかのラインにわた
って１／２基準クロックをカウントし且つ平均化するこ
とによって初期的測定の精度を改善することにより改善
させることが可能である。
【００５６】初期的な位相速度及び位相は小さいがゼロ
でない位相エラーを有しており、且つ入力信号及びシス
テムは時間にわたって特性を変化させる場合があるの
で、位相エラーを０へ駆動するためにループフィルタ制
御システムが使用されている。図８に示したように、Ｈ
−ｓｙｎｃ位相検知器からの位相エラー及び位相エラー
率は８ライン時間にわたって平均化されて特にレート
（速度）測定において、位相検知器２２４の離散化ノイ
ズ及びＨ−ｓｙｎｃ入力ジッターノイズを減少させる。
平均位相エラー８０４及び平均位相速度エラー８０６は
重み付けされ且つ結合されて全体的な補正信号を発生
し、それは単一タップ二次フィルタへ適用される。フィ
ルタされた出力は８個のライン毎にアップデートされ且
つクロック位相カウンタ即ち位相アキュムレータ２０８
へ送られる。
【００５７】本発明は従来技術と比較して著しい利点を
提供している。例えば、全デジタルＰＬＬ及び高精度全
デジタル位相検知器装置を組込むことによって、非常に
高い精度で且つ温度、ノイズ及び製造プロセスにおける
変動によって影響されることなしに周波数を発生させる
ことが可能である。その結果、本発明を組込んだ装置の
性能は著しく改善され、且つアナログ技術を使用した従
来のものと比較して著しくコストが低下される。
【００５８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 本発明の好適実施例に基づく例えばフラット
パネルモニタディスプレイ装置等の例示的な電子装置を
例示した概略ブロック図。
【図２】 本発明の好適実施例に基づく高精度デジタル
位相比較器を使用したデジタルフェーズロックループ
（ＰＬＬ）を実現した図１の例示的な電子装置の概略回
路ブロック図。
【図３】 本発明の好適実施例に基づく図２に示した位
相比較器のより詳細な回路ブロック図。
【図４】 本発明の好適実施例に基づく図２に示した位
相比較器のより詳細な回路ブロック図。
【図５】 本発明の好適実施例に基づく図２に示したデ
ジタルＰＬＬ及び制御器のより詳細な回路ブロック図。
【図６】 本発明の好適実施例に基づく図２に示したプ
ログラマブル遅延チェーンにおけるデジタル的にプログ
ラム可能な遅延要素のより詳細な回路ブロック図。
【図７】 本発明の好適実施例に基づく図２に示した非
グリッチＭＵＸのより詳細な回路ブロック図。
【図８】 本発明の好適実施例に基づく図２に示したシ
ステム制御器及びループフィルタのより詳細な回路ブロ
ック図。
【符号の説明】
１００ フラットパネルモニタシステム １０２ ビデオインターフェース １０８ デジタルフェーズロックループ １１２ アナログ・デジタル変換器モジュール １２０ フラットパネルモニタディスプレイ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） // Ｇ０６Ｆ 1/04 ３０１ Ｇ０９Ｇ 3/20 ６１２Ｌ Ｇ０９Ｇ 3/20 ６１２ Ｈ０３Ｌ 7/06 Ｂ

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 ２つの信号の間の位相差を測定するシス
    テムにおいて、 第一エッジを具備する第一信号を受取る第一入力、 第二エッジを具備する第二信号を受取る第二入力、 出力タップを具備している少なくとも１個の第一遅延要
    素を有しており、前記第一信号が前記少なくとも１個の
    第一遅延要素によって遅延されるように前記第一入力へ
    電気的に結合されている第一遅延チェーン、 出力タップを具備している少なくとも１個の第二遅延要
    素を有しており、前記第二信号が前記少なくとも１個の
    第二遅延要素によって遅延されるように前記第二入力へ
    電気的に結合されている第二遅延チェーン、 対称的なフリップフロップとして配列されている少なく
    とも１組の対称的な組合わせ論理ゲート、を有してお
    り、前記少なくとも１個のフリップフロップの各々が前
    記少なくとも１個の第一及び第二遅延要素の出力タップ
    へ電気的に結合されている第一及び第二入力を夫々有し
    ており、前記少なくとも１個のフリップフロップの各々
    の出力が前記少なくとも１個のフリップフロップの夫々
    の第一及び第二入力において前記第一及び第二エッジの
    いずれが先に到着したかを表す、ことを特徴とするシス
    テム。
  2. 【請求項２】 請求項１において、前記少なくとも１個
    のフリップフロップがＤ型フリップフロップとして構成
    されており、且つ前記フリップフロップの第一入力がＤ
    入力であり且つ前記フリップフロップの第二入力がクロ
    ック入力であることを特徴とするシステム。
  3. 【請求項３】 請求項１において、前記第一及び第二遅
    延チェーンの各々が、夫々、少なくとも６４個の遅延要
    素を有していることを特徴とするシステム。
  4. 【請求項４】 請求項１において、前記少なくとも１個
    のフリップフロップの出力が前記少なくとも１個のフリ
    ップフロップの各々にわたって前記第一及び第二エッジ
    の相対的な到着を表すために温度計型出力として構成さ
    れていることを特徴とするシステム。
  5. 【請求項５】 請求項４において、更に、前記少なくと
    も１個のフリップフロップの各々の出力へ電気的に結合
    されているビット加算器回路を有しており、前記ビット
    加算器回路が前記少なくとも１個のフリップフロップの
    各々の出力において１の数を加算して前記少なくとも１
    個のフリップフロップの各々にわたっての前記第一及び
    第二エッジの相対的な到着を表す総数を供給することを
    特徴とするシステム。
  6. 【請求項６】 請求項１において、前記第一及び第二遅
    延チェーン及び前記少なくとも１個のフリップフロップ
    が、全て、全デジタル回路構成を使用して構成されてい
    ることを特徴とするシステム。
  7. 【請求項７】 請求項６において、前記全デジタル回路
    構成が集積回路用のスタンダードセル構造を有している
    ことを特徴とするシステム。
  8. 【請求項８】 請求項１において、前記第一及び第二遅
    延チェーン及び前記少なくとも１個のフリップフロップ
    が１個の集積回路内に組込まれていることを特徴とする
    システム。
  9. 【請求項９】 請求項１において、前記第一信号が基準
    水平同期信号であり且つ第二信号がディスプレイモニタ
    を駆動するための合成された水平同期信号であることを
    特徴とするシステム。
  10. 【請求項１０】 フラットパネルモニタにおいて、 前記フラットパネルモニタの機能を制御する制御器、 情報を表示するディスプレイ、 第一エッジを具備している第一信号を受取る第一入力を
    有しているビデオインターフェース、 前記ビデオインターフェースと、前記制御器と、前記デ
    ィスプレイとに電気的に結合されており、第二入力にお
    いて第二エッジを具備する第二信号を発生するデジタル
    ＰＬＬ、を有しており、前記デジタルＰＬＬが、 出力タップを具備している少なくとも１個の第一遅延要
    素を有しており、前記第一信号が前記少なくとも１個の
    第一遅延要素によって遅延されるように前記第一入力へ
    電気的に結合されている第一遅延チェーン、 出力タップを具備している少なくとも１個の第二遅延要
    素を有しており、前記第二信号が前記少なくとも１個の
    第二遅延要素によって遅延されるように前記第二入力へ
    電気的に結合されている第二遅延チェーン、 対称的なフリップフロップとして配列されている少なく
    とも１組の対称的な組合わせ論理ゲート、を有してお
    り、前記少なくとも１個のフリップフロップの各々が前
    記少なくとも１個の第一及び第二遅延要素の各々の出力
    タップへ夫々電気的に結合されている第一及び第二入力
    を有しており、前記少なくとも１個のフリップフロップ
    の各々の出力が、前記少なくとも１個のフリップフロッ
    プの夫々の第一及び第二入力において前記第一及び第二
    エッジのいずれが先に到着したかを表す、ことを特徴と
    するフラットパネルモニタ。
  11. 【請求項１１】 請求項１０において、前記少なくとも
    １個のフリップフロップがＤ型フリップフロップとして
    構成されており、且つ前記フリップフロップの第一入力
    がＤ入力であり且つ前記フリップフロップの第二入力が
    クロック入力であることを特徴とするフラットパネルモ
    ニタ。
  12. 【請求項１２】 請求項１０において、前記第一及び第
    二遅延チェーンの各々が、夫々、少なくとも６４個の遅
    延要素を有していることを特徴とするフラットパネルモ
    ニタ。
  13. 【請求項１３】 請求項１０において、前記少なくとも
    １個のフリップフロップの出力が前記少なくとも１個の
    フリップフロップの各々にわたって前記第一及び第二エ
    ッジの相対的な到着を表すために温度計型出力として構
    成されていることを特徴とするフラットパネルモニタ。
  14. 【請求項１４】 請求項１３において、更に、前記少な
    くとも１個のフリップフロップの各々の出力へ電気的に
    結合されているビット加算器回路を有しており、且つ前
    記ビット加算器回路が前記少なくとも１個のフリップフ
    ロップの各々の出力において１の数を加算して、前記少
    なくとも１個のフリップフロップの各々にわたって前記
    第一及び第二エッジの相対的な到着を表す総数を供給す
    ることを特徴とするフラットパネルモニタ。
  15. 【請求項１５】 請求項１０において、前記第一及び第
    二遅延チェーン及び前記少なくとも１個のフリップフロ
    ップの全てが全デジタル回路構成を使用して構成されて
    いることを特徴とするフラットパネルモニタ。
  16. 【請求項１６】 請求項１５において、前記全デジタル
    回路構成が集積回路用のスタンダードセル構造を有して
    いることを特徴とするフラットパネルモニタ。
  17. 【請求項１７】 請求項１０において、前記第一及び第
    二遅延チェーン及び前記少なくとも１個のフリップフロ
    ップが１個の集積回路内に組込まれていることを特徴と
    するフラットパネルモニタ。
  18. 【請求項１８】 請求項１０において、前記第一信号が
    基準水平同期信号であり且つ前記第二信号がディスプレ
    イを駆動するための合成された水平同期信号であること
    を特徴とするフラットパネルモニタ。
  19. 【請求項１９】 集積回路において、 第一エッジを具備している第一信号を受取る第一入力、 第二エッジを具備している第二信号を受取る第二入力、 出力タップを具備している少なくとも１個の第一遅延要
    素を有しており、前記第一信号が前記少なくとも１個の
    第一遅延要素によって遅延されるように前記第一入力へ
    電気的に結合されている第一遅延チェーン、 出力タップを具備している少なくとも１個の第二遅延要
    素を有しており、前記第二信号が前記少なくとも１個の
    第二遅延要素によって遅延されるように前記第二入力へ
    電気的に結合されている第二遅延チェーン、 対称的なフリップフロップとして配列されている少なく
    とも１組の対称的な組合わせ論理ゲート、を有してお
    り、前記少なくとも１個のフリップフロップの各々が前
    記少なくとも１個の第一及び第二遅延要素の各々の出力
    タップヘ夫々電気的に結合されている第一及び第二入力
    を有しており、前記少なくとも１個のフリップフロップ
    の各々の出力が前記少なくとも１個のフリップフロップ
    の夫々の第一及び第二入力において前記第一及び第二エ
    ッジのいずれが先に到着したかを表す、ことを特徴とす
    る集積回路。
  20. 【請求項２０】 請求項１９において、前記少なくとも
    １個のフリップフロップがＤ型フリップフロップとして
    構成されており、且つ前記フリップフロップの第一入力
    がＤ入力であり且つ前記フリップフロップの第二入力が
    クロック入力であることを特徴とする集積回路。
  21. 【請求項２１】 請求項１９において、前記第一及び第
    二遅延チェーンの各々が、夫々、少なくとも６４個の遅
    延要素を有していることを特徴とする集積回路。
  22. 【請求項２２】 請求項１９において、前記少なくとも
    １個のフリップフロップの出力が前記少なくとも１個の
    フリップフロップの各々にわたって前記第一及び第二エ
    ッジの相対的な到着を表すために温度計型出力として構
    成されていることを特徴とする集積回路。
  23. 【請求項２３】 請求項２２において、更に、前記少な
    くとも１個のフリップフロップの各々の出力へ電気的に
    結合されているビット加算器回路を有しており、且つ前
    記ビット加算器回路が、前記少なくとも１個のフリップ
    フロップの各々の出力において１の数を加算して、前記
    少なくとも１個のフリップフロップの各々にわたって前
    記第一及び第二エッジの相対的な到着を表す総数を供給
    することを特徴とする集積回路。
  24. 【請求項２４】 請求項１９において、前記第一及び第
    二遅延チェーン及び前記少なくとも１個のフリップフロ
    ップが、全て、全デジタル回路構成を使用して構成され
    ていることを特徴とする集積回路。
  25. 【請求項２５】 請求項２４において、前記全デジタル
    回路構成が集積回路用のスタンダードセル構造を有して
    いることを特徴とする集積回路。
  26. 【請求項２６】 請求項１９において、前記第一信号が
    基準水平同期信号であり、且つ前記第二信号がディスプ
    レイモニタを駆動するための合成された水平同期信号で
    あることを特徴とする集積回路。
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