JP2013005050A - クロック生成装置および電子機器 - Google Patents
クロック生成装置および電子機器 Download PDFInfo
- Publication number
- JP2013005050A JP2013005050A JP2011131482A JP2011131482A JP2013005050A JP 2013005050 A JP2013005050 A JP 2013005050A JP 2011131482 A JP2011131482 A JP 2011131482A JP 2011131482 A JP2011131482 A JP 2011131482A JP 2013005050 A JP2013005050 A JP 2013005050A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- delay
- nco
- phase difference
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
【課題】レプリカ回路が不要で、小面積化を図ることが可能であり、しかもジッタの増加を防止でき、低ジッタ出力クロックを生成することが可能なクロック生成装置および電子機器を提供する。
【解決手段】アキュムレータの値に応じて目標とするＮＣＯクロックと実際のＮＣＯクロックとの位相差を取得する位相差取得部と、入力クロックに位相同期した信号に応じて入力クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、位相差取得部の位相差情報を受けて複数の遅延クロックから目標とする上記ＮＣＯクロックの位相に近づくような遅延が与えられた遅延クロックを選択し、選択クロックとして出力する選択部と、選択部で選択された上記選択クロックに上記ＮＣＯクロックを同期させて出力クロックを得る第２の同期回路とを有する。
【選択図】図５
【解決手段】アキュムレータの値に応じて目標とするＮＣＯクロックと実際のＮＣＯクロックとの位相差を取得する位相差取得部と、入力クロックに位相同期した信号に応じて入力クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、位相差取得部の位相差情報を受けて複数の遅延クロックから目標とする上記ＮＣＯクロックの位相に近づくような遅延が与えられた遅延クロックを選択し、選択クロックとして出力する選択部と、選択部で選択された上記選択クロックに上記ＮＣＯクロックを同期させて出力クロックを得る第２の同期回路とを有する。
【選択図】図５
Description
本技術は、数値制御型オシレータ（ＮＣＯ：Numerical Controlled Oscillator）を有するクロック生成装置およびそれを用いた電子機器に関するものである。特に、本技術は、数値制御型オシレータ（ＮＣＯ）の出力クロックのジッタを低減する技術に関するものである。
数値制御型オシレータは、デジタル回路で構成されるアキュムレータ、制御レジスタを使用するクロック周波数制御回路として一般的に用いられている。
図１は、数値制御型オシレータ（ＮＣＯ）の基本的な構成を示す図である。
図２は、図１のＮＣＯのアキュムレータの値と出力クロックとの関係を示す図である。
図２は、図１のＮＣＯのアキュムレータの値と出力クロックとの関係を示す図である。
数値制御型オシレータ１は、アキュムレータ２および同期回路３を含んで構成されている。
アキュムレータ２は、入力される周波数制御用デジタル値Δに応じた累加算を行うＮビットの加算器２１と、入力クロックＭＣＬＫに同期して加算器２１の累加算結果を保持し、保持した値を加算器２１に出力するＮビットのレジスタ２２と、を含む。
Ｎビットのレジスタ２２は、ＮビットのフリップフロップＦＦ１により形成される。
アキュムレータ２１は、周波数制御用デジタル値Δに応じてロールオーバーするタイミングが異なる。
同期回路３は、アキュムレータのロールオーバー（ここではオーバーフロー）を示すビットＯＢを入力クロックＭＣＬＫに同期させてＮＣＯ出力クロックＮＣＯＣＬＫとして出力する。
同期回路３は、Ｄ型フリップフロップＦＦ２により形成される。
アキュムレータ２は、入力される周波数制御用デジタル値Δに応じた累加算を行うＮビットの加算器２１と、入力クロックＭＣＬＫに同期して加算器２１の累加算結果を保持し、保持した値を加算器２１に出力するＮビットのレジスタ２２と、を含む。
Ｎビットのレジスタ２２は、ＮビットのフリップフロップＦＦ１により形成される。
アキュムレータ２１は、周波数制御用デジタル値Δに応じてロールオーバーするタイミングが異なる。
同期回路３は、アキュムレータのロールオーバー（ここではオーバーフロー）を示すビットＯＢを入力クロックＭＣＬＫに同期させてＮＣＯ出力クロックＮＣＯＣＬＫとして出力する。
同期回路３は、Ｄ型フリップフロップＦＦ２により形成される。
ＮＣＯ出力クロックＮＣＯＣＬＫの平均周波数(ｆＮＣＯ)は、ＮＣＯ１に入力されるデジタル数値（Slope、Δ)により制御される。
ＮＣＯ出力クロックＮＣＯＣＬＫの周波数精度は、平均的にはＮＣＯ１を構成するアキュムレータ２のビット数（Ｎ）と入力クロック周波数（ｆＭＣＬＫ）により決まる。
ＮＣＯ出力クロックＮＣＯＣＬＫの周波数精度は、平均的にはＮＣＯ１を構成するアキュムレータ２のビット数（Ｎ）と入力クロック周波数（ｆＭＣＬＫ）により決まる。
［数１］
ｆＮＣＯ＝ｆＭＣＬＫ・（Δ／２Ｎ）
ｆＮＣＯ＝ｆＭＣＬＫ・（Δ／２Ｎ）
このアキュムレータ２はデジタル回路であるために、常に入力クロック周期相当のジッタを持つ。
［数２］
ＴＤＪ ＮＣＯＣＬＫ＝１／ｆＭＣＬＫ
ＴＤＪ ＮＣＯＣＬＫ＝１／ｆＭＣＬＫ
入力クロックＭＣＬＫの周波数は通常１００ＭＨｚ〜１ＧＨｚ程度であるため、ＮＣＯ出力クロックＮＣＯＣＬＫのジッタは１ｎｓｅｃ〜１０ｎｓｅｃとなりアプリケーションによってはこのジッタ量は許容できないことがある。このため、ＮＣＯ出力クロックＮＣＯＣＬＫのジッタを低減する回路が必要となる。
可変遅延モジュールを用いて、ＮＣＯ出力クロックのジッタを低減した技術が、特許文献１に開示されている。
図３は、可変遅延モジュールを用いたＮＣＯ出力クロックの低ジッタ化回路を備えたクロック生成装置を示す図である。
図４は、図３のクロック生成装置における動作波形を示す図である。
図３は、可変遅延モジュールを用いたＮＣＯ出力クロックの低ジッタ化回路を備えたクロック生成装置を示す図である。
図４は、図３のクロック生成装置における動作波形を示す図である。
このクロック生成装置１０は、アキュムレータ２および同期回路３を含むＮＣＯ１、Ｍタップ丸めモジュール４、および可変遅延モジュール５を有する。
可変遅延モジュール５は、遅延同期回路（遅延ロックループ：ＤＬＬ）６、電圧制御型可変遅延部（ＶＣＤＬ）７、およびマルチプレクサ（ＭＵＸ）８を含んで構成されている。
このように、可変遅延モジュール５は、ＤＬＬ６を用いたレプリカ回路として構成されている。
可変遅延モジュール５は、遅延同期回路（遅延ロックループ：ＤＬＬ）６、電圧制御型可変遅延部（ＶＣＤＬ）７、およびマルチプレクサ（ＭＵＸ）８を含んで構成されている。
このように、可変遅延モジュール５は、ＤＬＬ６を用いたレプリカ回路として構成されている。
図３のクロック生成装置１０において、ＮＣＯ出力クロックＮＣＯＣＬＫは、可変遅延モジュール５に入力される。
可変遅延モジュール５は、アキュムレータ２への入力クロックＭＣＬＫを入力とするＤＬＬ６を用いて、ＤＬＬ６のディレイライン６Ｌと電圧制御型可変遅延部７のディレイライン７Ｌは同じ遅延時間となるように制御されている。
電圧制御型可変遅延部７はＭ個の出力を持ち、それぞれの出力は入力クロックＭＣＬＫの位相をＭ分割している。可変遅延部７のＭ個の出力は、マルチプレクサ８により１個の出力に選択され、それが出力クロックＣＬＫＯＵＴとなる。
可変遅延モジュール５は、アキュムレータ２への入力クロックＭＣＬＫを入力とするＤＬＬ６を用いて、ＤＬＬ６のディレイライン６Ｌと電圧制御型可変遅延部７のディレイライン７Ｌは同じ遅延時間となるように制御されている。
電圧制御型可変遅延部７はＭ個の出力を持ち、それぞれの出力は入力クロックＭＣＬＫの位相をＭ分割している。可変遅延部７のＭ個の出力は、マルチプレクサ８により１個の出力に選択され、それが出力クロックＣＬＫＯＵＴとなる。
アキュムレータ２がオーバーフローすると、ＮＣＯ出力クロックＮＣＯＣＬＫはローレベルからハイレベルとなる。
そして、Ｍタップ丸めモジュール４が目標とする（理想的な）エッジ（Edge）から実際のＮＣＯ出力クロックＮＣＯＣＬＫのエッジの差を計算し、３６０度位相差でＭとなるように丸め演算を行う。Ｍタップ丸めモジュール４は、その出力ＤＬＬＴＡＰによりマルチプレクサ８を制御する。
そして、Ｍタップ丸めモジュール４が目標とする（理想的な）エッジ（Edge）から実際のＮＣＯ出力クロックＮＣＯＣＬＫのエッジの差を計算し、３６０度位相差でＭとなるように丸め演算を行う。Ｍタップ丸めモジュール４は、その出力ＤＬＬＴＡＰによりマルチプレクサ８を制御する。
上記の構成を用いることにより、理想的には出力クロックＣＬＫＯＵＴのジッタは、ＮＣＯ単体でのジッタに比べ、次のように１／Ｍとなる。
［数３］
ＴＤＪ ＮＣＯＣＬＫ＝１／ＭｆＭＣＬＫ
ＴＤＪ ＮＣＯＣＬＫ＝１／ＭｆＭＣＬＫ
しかしながら、図３のクロック生成装置１０では、ＤＬＬ６のディレイライン６Ｌと可変遅延部７の遅延値が異なると、その遅延差はそのままジッタとして上記に加算され、出力クロックＣＬＫＯＵＴのジッタ増加に繋がる。
可変遅延部７は、図３に示すように、フィードバックがなく遅延レプリカ回路として用いられるため、この遅延差は必ず存在してしまう。
上記の遅延差を無くすためにはディレイライン７Ｌのマッチングを良くする必要があるが、それにより面積増加に繋がってしまう。
可変遅延部７は、図３に示すように、フィードバックがなく遅延レプリカ回路として用いられるため、この遅延差は必ず存在してしまう。
上記の遅延差を無くすためにはディレイライン７Ｌのマッチングを良くする必要があるが、それにより面積増加に繋がってしまう。
本技術は、レプリカ回路が不要で、小面積化を図ることが可能であり、しかもジッタの増加を防止でき、低ジッタ出力クロックを生成することが可能なクロック生成装置および電子機器を提供することにある。
本技術の第１の観点のクロック生成装置は、入力される周波数制御用デジタル値に応じた累加算を行うＮビットの加算器と、入力クロックに同期して上記加算器の累加算結果を保持し、保持した値を上記加算器に出力するＮビットのレジスタと、を含み、上記周波数制御用デジタル値に応じてロールオーバーするタイミングが異なるアキュムレータと、上記アキュムレータのロールオーバーを示すビットを上記入力クロックに同期させてＮＣＯクロックとして出力する第１の同期回路と、を含む数値制御型オシレータ（ＮＣＯ）と、上記アキュムレータの値に応じて目標とするＮＣＯクロックと実際のＮＣＯクロックとの位相差を取得する位相差取得部と、上記入力クロックに位相同期した信号に応じて上記入力クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、上記位相差取得部の位相差情報を受けて、上記複数の遅延クロックから目標とする上記ＮＣＯクロックの位相に近づくような遅延が与えられた遅延クロックを選択し、選択クロックとして出力する選択部と、上記選択部で選択された上記選択クロックに上記ＮＣＯクロックを同期させて出力クロックを得る第２の同期回路と、を有する。
本技術の第２の観点の電子機器は、入力される同期信号に対して所定の処理を行う同期信号処理装置を有し、上記同期信号処理装置は、水平同期信号を同期クロックで同期させ、当該同期クロックのタイミングでデジタルデータとして出力する時間デジタル変換器と、上記同期クロックをカウントして参照クロックを生成する参照クロック生成部と、上記時間デジタル変換器による水平同期信号のデジタルデータと上記参照クロック生成部による上記参照クロックの位相比較を行うことにより位相差情報を得るデジタル位相比較器と、上記デジタル位相比較器の位相差情報に応じた周波数制御用デジタル信号を上記同期クロック生成装置に出力するデジタルループフィルタと、上記デジタル位相比較器の位相差情報に応じて上記参照クロックと上記時間デジタル変換器による水平同期信号のデジタルデータの位相が一致するように周波数が制御される上記同期クロックを生成し、生成した同期クロックを上記時間デジタル変換器、上記参照クロック生成部、上記デジタル位相比較器、上記デジタルループフィルタに出力する同期クロック生成装置と、を含み、上記同期クロック生成装置は、入力される周波数制御用デジタル値に応じた累加算を行うＮビットの加算器と、入力クロックに同期して上記加算器の累加算結果を保持し、保持した値を上記加算器に出力するＮビットのレジスタと、を含み、上記周波数制御用デジタル値に応じてロールオーバーするタイミングが異なるアキュムレータと、上記アキュムレータのロールオーバーを示すビットを上記入力クロックに同期させてＮＣＯクロックとして出力する第１の同期回路と、を含む数値制御型オシレータ（ＮＣＯ）と、上記アキュムレータの値に応じて目標とするＮＣＯクロックと実際のＮＣＯクロックとの位相差を取得する位相差取得部と、上記入力クロックに位相同期した信号に応じて上記入力クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、上記位相差取得部の位相差情報を受けて、上記複数の遅延クロックから目標とする上記ＮＣＯクロックの位相に近づくような遅延が与えられた遅延クロックを選択し、選択クロックとして出力する選択部と、上記選択部で選択された上記選択クロックに上記ＮＣＯクロックを同期させて出力クロックを得る第２の同期回路と、を含む。
本技術によれば、レプリカ回路が不要で、小面積化を図ることができ、しかもジッタの増加を防止でき、低ジッタ出力クロックを生成することができる。
以下、本技術の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（クロック生成装置の第１の構成例）
２．第２の実施形態（クロック生成装置の第２の構成例）
３．第３の実施形態（クロック生成装置が適用される電子機器の構成例）
なお、説明は以下の順序で行う。
１．第１の実施形態（クロック生成装置の第１の構成例）
２．第２の実施形態（クロック生成装置の第２の構成例）
３．第３の実施形態（クロック生成装置が適用される電子機器の構成例）
＜１．第１の実施形態＞
図５は、本第１の実施形態に係るクロック生成装置の構成例を示す図である。
図６は、図５のクロック生成装置における動作波形を示す図である。
図５は、本第１の実施形態に係るクロック生成装置の構成例を示す図である。
図６は、図５のクロック生成装置における動作波形を示す図である。
このクロック生成装置１００は、第１の同期回路を含むＮＣＯ１１０、位相差取得部としてのＭタップ丸めモジュール１２０、ＤＬＬ（遅延同期回路）１３０、選択部としてのマルチプレクサ（ＭＵＸ）１４０、および第２の同期回路１５０を有する。
第１の同期回路および第２の同期回路１５０は、Ｄ型フリップフロップＤＦＦにより形成される。
また、ＤＬＬ１３０は、位相の異なるＭ個の遅延クロック（ＤＬＬクロック）を生成する機能を有する。
第１の同期回路および第２の同期回路１５０は、Ｄ型フリップフロップＤＦＦにより形成される。
また、ＤＬＬ１３０は、位相の異なるＭ個の遅延クロック（ＤＬＬクロック）を生成する機能を有する。
本実施形態のクロック生成装置１００は、可変遅延モジュールを、ＤＬＬを用いたレプリカ回路として構成するのではなく、Ｄ型フリップフロップＤＦＦを用いた構成にすることでレプリカ回路をなくし、ジッタの増加を防ぐことが可能に構成されている。
ＮＣＯ（数値制御型オシレータ）１１０は、アキュムレータ１１１および第１の同期回路１１２を含んで構成されている。
アキュムレータ１１１は、入力される周波数制御用デジタル値Δに応じた累加算を行うＮビットの加算器１１１１を含む。さらに、アキュムレータ１１１は、入力クロックＭＣＬＫに同期して加算器１１１１の累加算結果を保持し、保持した値を加算器１１１１に出力するＮビットのレジスタ１１１２、を含む。
Ｎビットのレジスタ１１１２は、ＮビットのフリップフロップＦＦ１１により形成される。
アキュムレータ１１１は、周波数制御用デジタル値Δに応じてロールオーバー（ここではオーバーフロー）するタイミングが異なる。
第１の同期回路１１２は、アキュムレータ１１１のロールオーバー（ここではオーバーフロー）を示すビットＯＢを入力クロックＭＣＬＫに同期させてＮＣＯ出力クロックＮＣＯＣＬＫを生成して出力する。
なお、ＮＣＯ出力クロックは、ＮＣＯクロックに相当する。
第１の同期回路１１２は、Ｄ型フリップフロップＦＦ１２により形成される。
アキュムレータ１１１は、入力される周波数制御用デジタル値Δに応じた累加算を行うＮビットの加算器１１１１を含む。さらに、アキュムレータ１１１は、入力クロックＭＣＬＫに同期して加算器１１１１の累加算結果を保持し、保持した値を加算器１１１１に出力するＮビットのレジスタ１１１２、を含む。
Ｎビットのレジスタ１１１２は、ＮビットのフリップフロップＦＦ１１により形成される。
アキュムレータ１１１は、周波数制御用デジタル値Δに応じてロールオーバー（ここではオーバーフロー）するタイミングが異なる。
第１の同期回路１１２は、アキュムレータ１１１のロールオーバー（ここではオーバーフロー）を示すビットＯＢを入力クロックＭＣＬＫに同期させてＮＣＯ出力クロックＮＣＯＣＬＫを生成して出力する。
なお、ＮＣＯ出力クロックは、ＮＣＯクロックに相当する。
第１の同期回路１１２は、Ｄ型フリップフロップＦＦ１２により形成される。
Ｍタップ丸めモジュール１２０は、アキュムレータ１１１の値に応じて目標とするＮＣＯ出力クロックと実際のＮＣＯ出力クロックとの位相差を取得する位相差取得部として機能する。
Ｍタップ丸めモジュール１２０は、目標とする（理想的な）エッジ（Edge）から実際のＮＣＯ出力クロックＮＣＯＣＬＫのエッジの差を計算し、３６０度位相差でＭとなるように丸め演算を行う。
図５のＭタップ丸めモジュール１２０は、ＮＣＯ１１０のアキュムレータ１１１の値と入力デジタル値Δを受けて、位相差を計算し、３６０度位相差でＭとなるように丸め演算を行う。
Ｍタップ丸めモジュール１２０は、その位相差（位相エラー）を示す出力信号ＤＬＬＴＡＰによりマルチプレクサ１４０を制御する。
Ｍタップ丸めモジュール１２０は、目標とする（理想的な）エッジ（Edge）から実際のＮＣＯ出力クロックＮＣＯＣＬＫのエッジの差を計算し、３６０度位相差でＭとなるように丸め演算を行う。
図５のＭタップ丸めモジュール１２０は、ＮＣＯ１１０のアキュムレータ１１１の値と入力デジタル値Δを受けて、位相差を計算し、３６０度位相差でＭとなるように丸め演算を行う。
Ｍタップ丸めモジュール１２０は、その位相差（位相エラー）を示す出力信号ＤＬＬＴＡＰによりマルチプレクサ１４０を制御する。
Ｍタップ丸めモジュール１２０は、減算器（加算器）１２１、および丸め演算部１２２を含んで構成されている。
減算器１２１は、アキュムレータ１１１の塁加算の最大値２Ｎ（固定値）から現（実際の）アキュムレータ１１１の値を減算して位相差情報を得る。
丸め演算部１２２は、減算器１２１の減算結果である位相差情報と入力デジタル値Δの比率に応じた値をＤＬＬ１３０のタップ数Ｍを適用して、３６０度位相差でＭとなるように丸め演算を行う。
減算器１２１は、アキュムレータ１１１の塁加算の最大値２Ｎ（固定値）から現（実際の）アキュムレータ１１１の値を減算して位相差情報を得る。
丸め演算部１２２は、減算器１２１の減算結果である位相差情報と入力デジタル値Δの比率に応じた値をＤＬＬ１３０のタップ数Ｍを適用して、３６０度位相差でＭとなるように丸め演算を行う。
ＤＬＬ１３０は、入力クロックＭＣＬＫに位相同期した信号ＶＤＬに応じて、入力クロックＭＣＬＫに複数（Ｍ）の遅延を与えた複数（Ｍ−１）の遅延クロックＤＣＬＫ１〜ＤＣＬＫＭ−１を生成する。
ＤＬＬ１３０は、遅延させていない（ゼロ遅延を与えた）入力クロックＭＣＬＫおよび（Ｍ−１）個の遅延クロックＤＣＬＫ１〜ＤＣＬＫＭ−１をマルチプレクサ１４０に出力する。
ＤＬＬ１３０が出力する遅延させていない入力クロックＭＣＬＫは、ゼロ遅延を与えた遅延クロックＤＣＬＫ０としても捉えることができる。
ＤＬＬ１３０は、遅延させていない（ゼロ遅延を与えた）入力クロックＭＣＬＫおよび（Ｍ−１）個の遅延クロックＤＣＬＫ１〜ＤＣＬＫＭ−１をマルチプレクサ１４０に出力する。
ＤＬＬ１３０が出力する遅延させていない入力クロックＭＣＬＫは、ゼロ遅延を与えた遅延クロックＤＣＬＫ０としても捉えることができる。
ＤＬＬ１３０は、位相比較器（ＰＤ）１３１、ループフィルタ（ＬＰＦ）１３２、およびディレイライン１３３を含んで構成されている。
ディレイライン１３３は、入力クロックＭＣＬＫの供給ラインに対して直列に接続されたＭ個の遅延素子ＤＬＹ１〜ＤＬＹＭを含む。
Ｍ個の遅延素子ＤＬＹ１〜ＤＬＹＭは、ＬＰＦ１３２の出力信号ＶＤＬに応じて遅延量が制御され、制御される遅延量をもって伝搬される入力クロックを遅延させ、遅延素子ＤＬＹ１〜ＤＬＹＭ−１の出力から遅延クロックＤＣＬＫ１〜ＤＣＬＫＭ−１を出力する。
最終段の遅延素子ＤＬＹＭの出力クロックＤＣＬＫＭがＰＤ１３１の一入力端子に入力される。
ＰＤ１３１は、他方の入力端子に入力クロックＭＣＬＫが供給され、入力クロックＭＣＬＫと遅延クロックＤＣＬＫＭとの位相差を検出して、その結果をＬＰＦ１３２に出力する。
ＬＰＦ１３２は、ＰＤ１３１による位相差情報を電圧情報に変換して、信号ＶＤＬとして、ディレイライン１３３のＭ個の遅延素子ＤＬＹ１〜ＤＬＹＭに供給する。
ディレイライン１３３は、入力クロックＭＣＬＫの供給ラインに対して直列に接続されたＭ個の遅延素子ＤＬＹ１〜ＤＬＹＭを含む。
Ｍ個の遅延素子ＤＬＹ１〜ＤＬＹＭは、ＬＰＦ１３２の出力信号ＶＤＬに応じて遅延量が制御され、制御される遅延量をもって伝搬される入力クロックを遅延させ、遅延素子ＤＬＹ１〜ＤＬＹＭ−１の出力から遅延クロックＤＣＬＫ１〜ＤＣＬＫＭ−１を出力する。
最終段の遅延素子ＤＬＹＭの出力クロックＤＣＬＫＭがＰＤ１３１の一入力端子に入力される。
ＰＤ１３１は、他方の入力端子に入力クロックＭＣＬＫが供給され、入力クロックＭＣＬＫと遅延クロックＤＣＬＫＭとの位相差を検出して、その結果をＬＰＦ１３２に出力する。
ＬＰＦ１３２は、ＰＤ１３１による位相差情報を電圧情報に変換して、信号ＶＤＬとして、ディレイライン１３３のＭ個の遅延素子ＤＬＹ１〜ＤＬＹＭに供給する。
マルチプレクサ１４０は、Ｍタップ丸めモジュール１２０による位相差情報ＤＬＬＴＰに応じて、ＤＬＬ１３０の複数の遅延クロックＤＣＬＫ０〜ＤＣＬＫＭ−１から目標とするＮＣＯクロックの位相に近づくような遅延が与えられた遅延クロックを選択する。
この例では、遅延クロックＤＣＬＫ０は、ゼロ遅延が与えられた（遅延が与えられていない）入力ＭＣＬＫそのものである。
マルチプレクサ１４０は、遅延クロックＤＣＬＫ０〜ＤＣＬＫＭ−１が供給される端子ＩＴ０〜ＩＴＭ−１と、出力端子ＯＴとを有し、出力端子ＯＴから選択したクロックを選択クロックＤＬＬＯＵＴとして第２の同期回路１５０に出力する。
この例では、遅延クロックＤＣＬＫ０は、ゼロ遅延が与えられた（遅延が与えられていない）入力ＭＣＬＫそのものである。
マルチプレクサ１４０は、遅延クロックＤＣＬＫ０〜ＤＣＬＫＭ−１が供給される端子ＩＴ０〜ＩＴＭ−１と、出力端子ＯＴとを有し、出力端子ＯＴから選択したクロックを選択クロックＤＬＬＯＵＴとして第２の同期回路１５０に出力する。
第２の同期回路１５０は、マルチプレクサ１４０により選択クロックに、ＮＣＯ１１０のＮＣＯ出力クロックＮＣＯＣＬＫを同期させてラッチして出力クロックＣＬＫＯＵＴを得る。
クロック生成装置１００において、図５および図６に示すように、ＮＣＯ１１０のＮＣＯ出力クロックＮＣＯＣＬＫは、ＤＦＦにより形成される第２の同期回路１５０に入力される。
この第２の同期回路（ＤＦＦ）１５０は、ＤＬＬ１３０により生成されるＭ個の遅延を可変可能であるマルチプレクサ１４０による選択クロックＤＬＬＯＵＴをクロック入力に持つ。
ＮＣＯ１１０において、アキュムレータ１１１がオーバーフローすると、ＮＣＯ出力クロックＮＣＯＣＬＫはローレベルからハイレベルとなる。
そして、Ｍタップ丸めモジュール１２０が目標とする（理想的な）エッジ（Edge）から実際のＮＣＯ出力クロックＮＣＯＣＬＫのエッジの差を計算し、３６０度位相差でＭとなるように丸め演算を行う。
Ｍタップ丸めモジュール１２０は、その丸め込み処理を受けた位相差情報ＤＬＬＴＡＰによりマルチプレクサ１４０のクロック選択処理を制御する。
マルチプレクサ１４０から出力される選択クロックＤＬＬＯＵＴは、入力クロックＭＣＬＫをＭタップ丸めモジュール１２０により位相差情報ＤＬＬＴＡＰの値に応じて理想のエッジに近づけるように遅延させたクロックである。
第２の同期回路１５０では、このクロックＤＬＯＵＴのエッジ部でＮＣＯ出力クロックＮＣＯＣＬＫが叩かれる（同期取込が行われる）。
これにより、出力クロックＣＬＫＯＵＴは理想（目標）エッジに近いものとなりジッタが低減される。
この第２の同期回路（ＤＦＦ）１５０は、ＤＬＬ１３０により生成されるＭ個の遅延を可変可能であるマルチプレクサ１４０による選択クロックＤＬＬＯＵＴをクロック入力に持つ。
ＮＣＯ１１０において、アキュムレータ１１１がオーバーフローすると、ＮＣＯ出力クロックＮＣＯＣＬＫはローレベルからハイレベルとなる。
そして、Ｍタップ丸めモジュール１２０が目標とする（理想的な）エッジ（Edge）から実際のＮＣＯ出力クロックＮＣＯＣＬＫのエッジの差を計算し、３６０度位相差でＭとなるように丸め演算を行う。
Ｍタップ丸めモジュール１２０は、その丸め込み処理を受けた位相差情報ＤＬＬＴＡＰによりマルチプレクサ１４０のクロック選択処理を制御する。
マルチプレクサ１４０から出力される選択クロックＤＬＬＯＵＴは、入力クロックＭＣＬＫをＭタップ丸めモジュール１２０により位相差情報ＤＬＬＴＡＰの値に応じて理想のエッジに近づけるように遅延させたクロックである。
第２の同期回路１５０では、このクロックＤＬＯＵＴのエッジ部でＮＣＯ出力クロックＮＣＯＣＬＫが叩かれる（同期取込が行われる）。
これにより、出力クロックＣＬＫＯＵＴは理想（目標）エッジに近いものとなりジッタが低減される。
図５のクロック生成装置１００では、遅延生成にレプリカループは含まれず、直接ＤＬＬの出力を選択して使用している。
そのため、図３の構成で考慮しなければならない、ディレイライン(ＶＣＤＬ)のＤＬＬとのミスマッチによるジッタの増加は無い。
このように、本第１の実施形態のクロック生成装置１００によれば低ジッタ出力クロックの生成が可能となる。
この低ジッタ化の方法において、レプリカ回路を持たない構成であるため、レイアウトマッチングに対する要求が緩和され、小面積化が可能となる。また、設計期間、検証期間が短縮される。
そのため、図３の構成で考慮しなければならない、ディレイライン(ＶＣＤＬ)のＤＬＬとのミスマッチによるジッタの増加は無い。
このように、本第１の実施形態のクロック生成装置１００によれば低ジッタ出力クロックの生成が可能となる。
この低ジッタ化の方法において、レプリカ回路を持たない構成であるため、レイアウトマッチングに対する要求が緩和され、小面積化が可能となる。また、設計期間、検証期間が短縮される。
＜２．第２の実施形態＞
図７は、本第２の実施形態に係るクロック生成装置の構成例を示す図である。
図８は、図７のクロック生成装置における動作波形を示す図である。
図７は、本第２の実施形態に係るクロック生成装置の構成例を示す図である。
図８は、図７のクロック生成装置における動作波形を示す図である。
本第２の実施形態に係るクロック生成装置１００Ａが第１の実施形態に係るクロック生成装置１００と異なる点は以下の通りである。
本第２の実施形態のクロック生成装置１００Ａは、ＤＦＦのセットアップホールド（Setup/Hold）マージンを考慮して、第１の同期回路１１２と出力と第２の同期回路１５０の入力との間にクロックラッチ選択部１６０が配置されている。
クロックラッチ選択部１６０は、ＮＣＯ出力クロックＮＣＯＣＬＫを、ＤＬＬ１３０による複数の遅延クロックのうち位相が異なる複数の遅延クロックでラッチする。
クロックラッチ選択部１６０は、ラッチした複数の位相のクロックから位相差取得部としてのＭタップ丸めモジュール１２０の位相差情報ＤＬＬＴＡＰに応じて一のクロックを選択して第２の同期回路１５０に供給する。
この位相が異なる複数の遅延クロックは、等しい位相差をもって生成された遅延クロックにより形成されている。
本第２の実施形態のクロック生成装置１００Ａは、ＤＦＦのセットアップホールド（Setup/Hold）マージンを考慮して、第１の同期回路１１２と出力と第２の同期回路１５０の入力との間にクロックラッチ選択部１６０が配置されている。
クロックラッチ選択部１６０は、ＮＣＯ出力クロックＮＣＯＣＬＫを、ＤＬＬ１３０による複数の遅延クロックのうち位相が異なる複数の遅延クロックでラッチする。
クロックラッチ選択部１６０は、ラッチした複数の位相のクロックから位相差取得部としてのＭタップ丸めモジュール１２０の位相差情報ＤＬＬＴＡＰに応じて一のクロックを選択して第２の同期回路１５０に供給する。
この位相が異なる複数の遅延クロックは、等しい位相差をもって生成された遅延クロックにより形成されている。
図７の例では、位相の異なる複数の遅延クロックは、入力クロックＭＣＬＫから９０度および２７０度の位相遅延をもつ遅延クロックＤＣＬＫＭ／４、ＤＣＬＫ３Ｍ／４を含む。
そして、クロックラッチ選択部１６０は、入力クロックＭＣＬＫから９０度および２７０度の位相遅延をもつ遅延クロックＤＣＬＫＭ／４、ＤＣＬＫ３Ｍ／４でＮＣＯ出力クロックＮＣＯＣＬＫをラッチする。
クロックラッチ選択部１６０は、ラッチしたＮＣＯ出力クロックＮＣＯＣＬＫ ９０およびＮＣＯＣＬＫ ２７０のいずれかを位相差情報ＤＬＬＴＡＰに応じて一のクロックを選択して第２の同期回路１５０に供給する。
クロックラッチ選択部１６０は、入力クロックＭＣＬＫから１８０度の位相遅延をもった遅延クロックＤＣＬＫ２Ｍ／４でＮＣＯ出力クロックＮＣＯＣＬＫおよびを位相差情報ＤＬＬＴＡＰの最上位ビット（ＭＳＢ）を一旦ラッチする。
クロックラッチ選択部１６０は、ラッチされたＮＣＯ出力クロックＮＣＯＣＬＫ １８０を入力クロックＭＣＬＫから９０度および２７０度の位相遅延をもつ遅延クロックＤＣＬＫＭ／４、ＤＣＬＫ３Ｍ／４でラッチする。
また、図７の例では、クロックラッチ選択部１６０は、第１の同期回路１１２によるＮＣＯ出力クロックＮＣＯＣＬＫおよび位相差情報ＤＬＬＴＡＰの最上位ビット（ＭＳＢ）を一旦ラッチで供給タイミングを揃えする。そして、クロックラッチ選択部１６０は、入力クロックＭＣＬＫから１８０度の位相遅延をもった遅延クロックＤＣＬＫ２Ｍ／４でＮＣＯ出力クロックおよびＭＳＢのラッチを行う。
そして、クロックラッチ選択部１６０は、入力クロックＭＣＬＫから９０度および２７０度の位相遅延をもつ遅延クロックＤＣＬＫＭ／４、ＤＣＬＫ３Ｍ／４でＮＣＯ出力クロックＮＣＯＣＬＫをラッチする。
クロックラッチ選択部１６０は、ラッチしたＮＣＯ出力クロックＮＣＯＣＬＫ ９０およびＮＣＯＣＬＫ ２７０のいずれかを位相差情報ＤＬＬＴＡＰに応じて一のクロックを選択して第２の同期回路１５０に供給する。
クロックラッチ選択部１６０は、入力クロックＭＣＬＫから１８０度の位相遅延をもった遅延クロックＤＣＬＫ２Ｍ／４でＮＣＯ出力クロックＮＣＯＣＬＫおよびを位相差情報ＤＬＬＴＡＰの最上位ビット（ＭＳＢ）を一旦ラッチする。
クロックラッチ選択部１６０は、ラッチされたＮＣＯ出力クロックＮＣＯＣＬＫ １８０を入力クロックＭＣＬＫから９０度および２７０度の位相遅延をもつ遅延クロックＤＣＬＫＭ／４、ＤＣＬＫ３Ｍ／４でラッチする。
また、図７の例では、クロックラッチ選択部１６０は、第１の同期回路１１２によるＮＣＯ出力クロックＮＣＯＣＬＫおよび位相差情報ＤＬＬＴＡＰの最上位ビット（ＭＳＢ）を一旦ラッチで供給タイミングを揃えする。そして、クロックラッチ選択部１６０は、入力クロックＭＣＬＫから１８０度の位相遅延をもった遅延クロックＤＣＬＫ２Ｍ／４でＮＣＯ出力クロックおよびＭＳＢのラッチを行う。
図７のクロックラッチ選択部１６０は、ＤＦＦにより形成される同期ラッチ回路１６１〜１６６、およびセレクタ１６７を含んで構成されている。
同期ラッチ回路１６１は、入力クロックＭＣＬＫに同期して第１の同期回路１１２によるＮＣＯ出力クロックＮＣＯＣＬＫをラッチして出力する。
同期ラッチ回路１６２は、入力クロックＭＣＬＫに同期してＭタップ丸めモジュール１２０による位相差情報ＤＬＬＴＡＰのＭＳＢをラッチして出力する。
同期ラッチ回路１６２は、入力クロックＭＣＬＫに同期してＭタップ丸めモジュール１２０による位相差情報ＤＬＬＴＡＰのＭＳＢをラッチして出力する。
同期ラッチ回路１６３は、入力クロックＭＣＬＫから１８０度の位相遅延をもった遅延クロックＤＣＬＫ２Ｍ／４で同期ラッチ回路１６１の出力クロックをラッチして出力する。
同期ラッチ回路１６４は、入力クロックＭＣＬＫから１８０度の位相遅延をもった遅延クロックＤＣＬＫ２Ｍ／４で同期ラッチ回路１６２の出力ＭＳＢ情報をラッチして、セレクタ１６７に出力する。
同期ラッチ回路１６４は、入力クロックＭＣＬＫから１８０度の位相遅延をもった遅延クロックＤＣＬＫ２Ｍ／４で同期ラッチ回路１６２の出力ＭＳＢ情報をラッチして、セレクタ１６７に出力する。
同期ラッチ回路１６５は、入力クロックＭＣＬＫから９０度の位相遅延をもった遅延クロックＤＣＬＫＭ／４で同期ラッチ回路１６３の出力クロックＮＣＯＣＬＫ １８０をラッチして、ＮＣＯクロックＮＣＯＣＬＫ ９０としてセレクタ１６７に出力する。
同期ラッチ回路１６６は、入力クロックＭＣＬＫから２７０度の位相遅延をもった遅延クロックＤＣＬＫ３Ｍ／４で同期ラッチ回路１６３の出力クロックＮＣＯＣＬＫ １８０をラッチして、ＮＣＯクロックＮＣＯＣＬＫ ２７０としてセレクタ１６７に出力する。
同期ラッチ回路１６６は、入力クロックＭＣＬＫから２７０度の位相遅延をもった遅延クロックＤＣＬＫ３Ｍ／４で同期ラッチ回路１６３の出力クロックＮＣＯＣＬＫ １８０をラッチして、ＮＣＯクロックＮＣＯＣＬＫ ２７０としてセレクタ１６７に出力する。
セレクタ１６７は、同期ラッチ回路１６４から出力される位相差情報のＭＳＢの値が１か０に応じて、ＮＣＯクロックＮＣＯＣＬＫ ９０とＮＣＯクロックＮＣＯＣＬＫ ２７０のいずれかを選択して第２の同期回路１５０に供給する。
以下に、クロックラッチ選択部１６０を配置した理由等について説明する。
図５のクロック生成装置１００の構成において、入力クロックＭＣＬＫの周波数が高くなり、またＤＬＬ１３０のタップ数(Ｍ)が大きくなると、ＮＣＯ出力クロックＮＣＯＣＬＫを入力とするＤＦＦである第２の同期回路１５０のSetup/Holdマージンが小さくなる。
その結果、図５の回路そのままでは実現が非常に難しくなる可能性がある。
図５のSetup/Holdマージンは、最も小さくなる場合(最も小さくなるタップが選ばれた場合)以下のようになる。
図５のクロック生成装置１００の構成において、入力クロックＭＣＬＫの周波数が高くなり、またＤＬＬ１３０のタップ数(Ｍ)が大きくなると、ＮＣＯ出力クロックＮＣＯＣＬＫを入力とするＤＦＦである第２の同期回路１５０のSetup/Holdマージンが小さくなる。
その結果、図５の回路そのままでは実現が非常に難しくなる可能性がある。
図５のSetup/Holdマージンは、最も小さくなる場合(最も小さくなるタップが選ばれた場合)以下のようになる。
［数４］
ＴＳＥＴＵＰ ＮＣＯＣＬＫ＝１／ＭｆＭＣＬＫ
ＴＳＥＴＵＰ ＮＣＯＣＬＫ＝１／ＭｆＭＣＬＫ
本第２の実施形態では、上記Setup/Holdマージンに関する問題に対応する構成を簡単化している。
図７のクロック生成装置１００Ａでは、ＮＣＯ出力クロックＮＣＯＣＬＫを、入力クロックＭＣＬＫから９０度、２７０度位相遅延を持つクロックで一旦同期させてラッチし、ＮＣＯＣＬＫ_９０とＮＣＯＣＬＫ_２７０を生成する。
９０度、２７０度の位相遅延を持つクロックはＤＬＬ１３０から取り出すことにより簡単に利用可能である。
一度、１８０度位相クロックでＮＣＯ出力クロックＮＣＯＣＬＫを同期されてラッチさせているのは、遅延を合わしているためである。
ＮＣＯＣＬＫ_９０とＮＣＯＣＬＫ_２７０は、Ｍタップ丸めモジュール１２０の出力ＤＬＬＴＡＰのＭＳＢによりどちらが、後段の第２の同期回路（ＤＦＦ）１５０への入力データとなるかが決定される。
図７および図８の例の場合、マルチプレクサ１４０の選択クロックＤＬＬＯＵＴが入力クロックＭＣＬＫに対して０〜１８０度位相遅延の場合、ＮＣＯＣＬＫ_２７０が選択され、１８０〜３６０度位相遅延の場合、ＮＣＯＣＬＫ_９０が選択される。
この制御により、最もSetup/Holdマージンが小さい場合でも、入力クロックＭＣＬＫの９０度は確保することが可能となる。
図７のクロック生成装置１００Ａでは、ＮＣＯ出力クロックＮＣＯＣＬＫを、入力クロックＭＣＬＫから９０度、２７０度位相遅延を持つクロックで一旦同期させてラッチし、ＮＣＯＣＬＫ_９０とＮＣＯＣＬＫ_２７０を生成する。
９０度、２７０度の位相遅延を持つクロックはＤＬＬ１３０から取り出すことにより簡単に利用可能である。
一度、１８０度位相クロックでＮＣＯ出力クロックＮＣＯＣＬＫを同期されてラッチさせているのは、遅延を合わしているためである。
ＮＣＯＣＬＫ_９０とＮＣＯＣＬＫ_２７０は、Ｍタップ丸めモジュール１２０の出力ＤＬＬＴＡＰのＭＳＢによりどちらが、後段の第２の同期回路（ＤＦＦ）１５０への入力データとなるかが決定される。
図７および図８の例の場合、マルチプレクサ１４０の選択クロックＤＬＬＯＵＴが入力クロックＭＣＬＫに対して０〜１８０度位相遅延の場合、ＮＣＯＣＬＫ_２７０が選択され、１８０〜３６０度位相遅延の場合、ＮＣＯＣＬＫ_９０が選択される。
この制御により、最もSetup/Holdマージンが小さい場合でも、入力クロックＭＣＬＫの９０度は確保することが可能となる。
［数５］
ＴＳＥＴＵＰ ＮＣＯＣＬＫ＝１／４ｆＭＣＬＫ
ＴＳＥＴＵＰ ＮＣＯＣＬＫ＝１／４ｆＭＣＬＫ
図７および図８に示す例は、９０度、２７０度の位相遅延を持つクロックを利用したが、たとえば４５度、１３５度、２２５度、３１５度の位相遅延を持つクロックを利用することも可能である。
その場合、Setup/Holdマージンを入力クロックの１８０度は確保することが可能となる。
また、図７に示す例では、ＮＣＯＣＬＫ_９０、ＮＣＯＣＬＫ_２７０を生成してから選択する構成であるが、第２の同期回路（ＤＦＦ）に入力するクロックを選択する構成も可能である。
その場合、Setup/Holdマージンを入力クロックの１８０度は確保することが可能となる。
また、図７に示す例では、ＮＣＯＣＬＫ_９０、ＮＣＯＣＬＫ_２７０を生成してから選択する構成であるが、第２の同期回路（ＤＦＦ）に入力するクロックを選択する構成も可能である。
上述したようなクロック生成装置は、たとえばビデオ信号を処理する電子機器である映像信号処理装置等の同期信号処理装置に適用することができる。
＜３．第３の実施形態＞
図９は、本第３の実施形態に係る電子機器としての同期信号処理回路の構成例を示す図である。
図９は、本第３の実施形態に係る電子機器としての同期信号処理回路の構成例を示す図である。
この同期信号処理装置２００は、時間デジタル変換器（Time to Digital Converter：ＴＤＣ）２１０、デジタル位相比較器２２０、デジタルループフィルタ（ＤＬＰ）２３０、分周回路としてのカウンタ２４０、および同期クロック生成装置２５０を有する。
本同期信号処理装置２００では、上述した第１および第２の実施形態のクロック生成装置１００，１００Ａが同期クロック生成装置２５０として採用されている。
本実施形態の同期信号処理装置２００では、入力段にＬＰＦとＡＤＣを配置して位相比較を実施するのではなく、ＴＤ変換器２１０を用いて位相比較を実施することにより回路の小面積化が実現可能となっている。
本同期信号処理装置２００では、上述した第１および第２の実施形態のクロック生成装置１００，１００Ａが同期クロック生成装置２５０として採用されている。
本実施形態の同期信号処理装置２００では、入力段にＬＰＦとＡＤＣを配置して位相比較を実施するのではなく、ＴＤ変換器２１０を用いて位相比較を実施することにより回路の小面積化が実現可能となっている。
ＴＤ変換器２１０は、水平同期信号ＨＳＹＮＣを、同期クロック生成装置２５０で生成される同期クロック（ラインロッククロック）ＬＬＣＣＫで同期させ、同期クロックＬＬＣＣＫのタイミングでデジタルデータとして出力する。
デジタル位相比較器２２０は、ＴＤ変換器２１０による水平同期信号のデジタルデータと参照クロック生成部としてのカウンタ２４０による参照クロックＨＲＥＦの位相比較を行うことにより位相差情報を得る。
デジタル位相比較器２２０は、取得した位相差情報をＤＬＰ２３０に供給する。
デジタル位相比較器２２０は、取得した位相差情報をＤＬＰ２３０に供給する。
ＤＬＰ２３０は、デジタル位相比較器２２０の位相差情報に応じた周波数制御用デジタル信号Δを同期クロック生成装置２５０に出力する。
参照クロック生成部としてのカウンタ２４０は、同期クロック生成装置２５０で生成される同期クロックＬＬＣＣＫをカウントすることにより分周して参照クロックＨＲＥＦを生成し、生成した参照クロックＨＲＥＦをデジタル位相比較器２２０に供給する。
同期クロック生成装置２５０は、ＤＬＰ２３０による周波数制御用デジタル信号Δに応じて参照クロックＨＲＥＦとＴＤ変換器２１０による水平同期信号のデジタルデータの位相が一致するように周波数を制御した同期クロックＬＬＣＣＫを生成する。
同期クロック生成装置２５０は、ＤＴＯ(Discrete Time Oscillator)２５１としてＮＣＯが適用される。また、同期クロック生成装置２５０の出力段にはＰＬＬ（位相同期回路）２５２を有する。
ＰＬＬ２５２は、クロック生成装置１００，１００Ａの第２の同期回路１５０の出力が供給される。
ＰＬＬ２５２は、クロック生成装置１００，１００Ａの第２の同期回路１５０の出力が供給される。
なお、本技術は以下のような構成もとることができる。
（１）入力される周波数制御用デジタル値に応じた累加算を行うＮビットの加算器と、入力クロックに同期して上記加算器の累加算結果を保持し、保持した値を上記加算器に出力するＮビットのレジスタと、を含み、上記周波数制御用デジタル値に応じてロールオーバーするタイミングが異なるアキュムレータと、上記アキュムレータのロールオーバーを示すビットを上記入力クロックに同期させてＮＣＯクロックとして出力する第１の同期回路と、を含む数値制御型オシレータ（ＮＣＯ）と、
上記アキュムレータの値に応じて目標とするＮＣＯクロックと実際のＮＣＯクロックとの位相差を取得する位相差取得部と、
上記入力クロックに位相同期した信号に応じて上記入力クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、
上記位相差取得部の位相差情報を受けて、上記複数の遅延クロックから目標とする上記ＮＣＯクロックの位相に近づくような遅延が与えられた遅延クロックを選択し、選択クロックとして出力する選択部と、
上記選択部で選択された上記選択クロックに上記ＮＣＯクロックを同期させて出力クロックを得る第２の同期回路と
を有するクロック生成装置。
（２）上記ＮＣＯクロックを、上記複数の遅延クロックのうち位相が異なる複数の遅延クロックでラッチし、ラッチした複数のクロックから上記位相差取得部の位相差情報に応じて一のクロックを選択して上記第２の同期回路に供給するクロックラッチ選択部を含む
上記（１）記載のクロック生成装置。
（３）上記位相が異なる複数の遅延クロックは、等しい位相差をもって生成された遅延クロックにより形成されている
上記（２）記載のクロック生成装置。
（４）上記位相の異なる複数の遅延クロックは、
少なくとも上記入力クロックから９０度および２７０度の位相遅延をもつ遅延クロックを含み、
上記クロックラッチ選択部は、
上記入力クロックから９０度および２７０度の位相遅延をもつ遅延クロックで上記ＮＣＯクロックをラッチし、ラッチした２つのクロックから上記位相差取得部の位相差情報に応じて一のクロックを選択して上記第２の同期回路に供給する
上記８２）または（３）記載のクロック生成装置。
（５）上記クロックラッチ選択部は、
上記入力クロックから１８０度の位相遅延をもった遅延クロックで上記ＮＣＯクロックをラッチし、当該ラッチされたＮＣＯクロックを上記入力クロックから９０度および２７０度の位相遅延をもつ遅延クロックで上記ＮＣＯクロックをラッチする
上記（４）記載のクロック生成装置。
（６）上記遅延同期回路は、
Ｍ個の遅延クロックを生成し、
上記位相差取得部は、
上記目標とするＮＣＯクロックのエッジから実際のＮＣＯクロックのエッジとの差を求め、求めた差を３６０度位相差で上記Ｍとなるように丸め演算を行う
上記（１）から（５）のいずれか一に記載のクロック生成装置。
（７）入力される同期信号に対して所定の処理を行う同期信号処理装置を有し、
上記同期信号処理装置は、
水平同期信号を同期クロックで同期させ、当該同期クロックのタイミングでデジタルデータとして出力する時間デジタル変換器と、
上記同期クロックをカウントして参照クロックを生成する参照クロック生成部と、
上記時間デジタル変換器による水平同期信号のデジタルデータと上記参照クロック生成部による上記参照クロックの位相比較を行うことにより位相差情報を得るデジタル位相比較器と、
上記デジタル位相比較器の位相差情報に応じた周波数制御用デジタル信号を上記同期クロック生成装置に出力するデジタルループフィルタと、
上記デジタル位相比較器の位相差情報に応じて上記参照クロックと上記時間デジタル変換器による水平同期信号のデジタルデータの位相が一致するように周波数が制御される上記同期クロックを生成し、生成した同期クロックを上記時間デジタル変換器、上記参照クロック生成部、上記デジタル位相比較器、上記デジタルループフィルタに出力する同期クロック生成装置と、を含み、
上記同期クロック生成装置は、
入力される周波数制御用デジタル値に応じた累加算を行うＮビットの加算器と、入力クロックに同期して上記加算器の累加算結果を保持し、保持した値を上記加算器に出力するＮビットのレジスタと、を含み、上記周波数制御用デジタル値に応じてロールオーバーするタイミングが異なるアキュムレータと、上記アキュムレータのロールオーバーを示すビットを上記入力クロックに同期させてＮＣＯクロックとして出力する第１の同期回路と、を含む数値制御型オシレータ（ＮＣＯ）と、
上記アキュムレータの値に応じて目標とするＮＣＯクロックと実際のＮＣＯクロックとの位相差を取得する位相差取得部と、
上記入力クロックに位相同期した信号に応じて上記入力クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、
上記位相差取得部の位相差情報を受けて、上記複数の遅延クロックから目標とする上記ＮＣＯクロックの位相に近づくような遅延が与えられた遅延クロックを選択し、選択クロックとして出力する選択部と、
上記選択部で選択された上記選択クロックに上記ＮＣＯクロックを同期させて出力クロックを得る第２の同期回路と、を含む
電子機器。
（８）上記同期クロック生成装置は、
上記ＮＣＯクロックを、上記複数の遅延クロックのうち位相が異なる複数の遅延クロックでラッチし、ラッチした複数のクロックから上記位相差取得部の位相差情報に応じて一のクロックを選択して上記第２の同期回路に供給するクロックラッチ選択部を含む
上記（７）記載の電子機器。
（１）入力される周波数制御用デジタル値に応じた累加算を行うＮビットの加算器と、入力クロックに同期して上記加算器の累加算結果を保持し、保持した値を上記加算器に出力するＮビットのレジスタと、を含み、上記周波数制御用デジタル値に応じてロールオーバーするタイミングが異なるアキュムレータと、上記アキュムレータのロールオーバーを示すビットを上記入力クロックに同期させてＮＣＯクロックとして出力する第１の同期回路と、を含む数値制御型オシレータ（ＮＣＯ）と、
上記アキュムレータの値に応じて目標とするＮＣＯクロックと実際のＮＣＯクロックとの位相差を取得する位相差取得部と、
上記入力クロックに位相同期した信号に応じて上記入力クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、
上記位相差取得部の位相差情報を受けて、上記複数の遅延クロックから目標とする上記ＮＣＯクロックの位相に近づくような遅延が与えられた遅延クロックを選択し、選択クロックとして出力する選択部と、
上記選択部で選択された上記選択クロックに上記ＮＣＯクロックを同期させて出力クロックを得る第２の同期回路と
を有するクロック生成装置。
（２）上記ＮＣＯクロックを、上記複数の遅延クロックのうち位相が異なる複数の遅延クロックでラッチし、ラッチした複数のクロックから上記位相差取得部の位相差情報に応じて一のクロックを選択して上記第２の同期回路に供給するクロックラッチ選択部を含む
上記（１）記載のクロック生成装置。
（３）上記位相が異なる複数の遅延クロックは、等しい位相差をもって生成された遅延クロックにより形成されている
上記（２）記載のクロック生成装置。
（４）上記位相の異なる複数の遅延クロックは、
少なくとも上記入力クロックから９０度および２７０度の位相遅延をもつ遅延クロックを含み、
上記クロックラッチ選択部は、
上記入力クロックから９０度および２７０度の位相遅延をもつ遅延クロックで上記ＮＣＯクロックをラッチし、ラッチした２つのクロックから上記位相差取得部の位相差情報に応じて一のクロックを選択して上記第２の同期回路に供給する
上記８２）または（３）記載のクロック生成装置。
（５）上記クロックラッチ選択部は、
上記入力クロックから１８０度の位相遅延をもった遅延クロックで上記ＮＣＯクロックをラッチし、当該ラッチされたＮＣＯクロックを上記入力クロックから９０度および２７０度の位相遅延をもつ遅延クロックで上記ＮＣＯクロックをラッチする
上記（４）記載のクロック生成装置。
（６）上記遅延同期回路は、
Ｍ個の遅延クロックを生成し、
上記位相差取得部は、
上記目標とするＮＣＯクロックのエッジから実際のＮＣＯクロックのエッジとの差を求め、求めた差を３６０度位相差で上記Ｍとなるように丸め演算を行う
上記（１）から（５）のいずれか一に記載のクロック生成装置。
（７）入力される同期信号に対して所定の処理を行う同期信号処理装置を有し、
上記同期信号処理装置は、
水平同期信号を同期クロックで同期させ、当該同期クロックのタイミングでデジタルデータとして出力する時間デジタル変換器と、
上記同期クロックをカウントして参照クロックを生成する参照クロック生成部と、
上記時間デジタル変換器による水平同期信号のデジタルデータと上記参照クロック生成部による上記参照クロックの位相比較を行うことにより位相差情報を得るデジタル位相比較器と、
上記デジタル位相比較器の位相差情報に応じた周波数制御用デジタル信号を上記同期クロック生成装置に出力するデジタルループフィルタと、
上記デジタル位相比較器の位相差情報に応じて上記参照クロックと上記時間デジタル変換器による水平同期信号のデジタルデータの位相が一致するように周波数が制御される上記同期クロックを生成し、生成した同期クロックを上記時間デジタル変換器、上記参照クロック生成部、上記デジタル位相比較器、上記デジタルループフィルタに出力する同期クロック生成装置と、を含み、
上記同期クロック生成装置は、
入力される周波数制御用デジタル値に応じた累加算を行うＮビットの加算器と、入力クロックに同期して上記加算器の累加算結果を保持し、保持した値を上記加算器に出力するＮビットのレジスタと、を含み、上記周波数制御用デジタル値に応じてロールオーバーするタイミングが異なるアキュムレータと、上記アキュムレータのロールオーバーを示すビットを上記入力クロックに同期させてＮＣＯクロックとして出力する第１の同期回路と、を含む数値制御型オシレータ（ＮＣＯ）と、
上記アキュムレータの値に応じて目標とするＮＣＯクロックと実際のＮＣＯクロックとの位相差を取得する位相差取得部と、
上記入力クロックに位相同期した信号に応じて上記入力クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、
上記位相差取得部の位相差情報を受けて、上記複数の遅延クロックから目標とする上記ＮＣＯクロックの位相に近づくような遅延が与えられた遅延クロックを選択し、選択クロックとして出力する選択部と、
上記選択部で選択された上記選択クロックに上記ＮＣＯクロックを同期させて出力クロックを得る第２の同期回路と、を含む
電子機器。
（８）上記同期クロック生成装置は、
上記ＮＣＯクロックを、上記複数の遅延クロックのうち位相が異なる複数の遅延クロックでラッチし、ラッチした複数のクロックから上記位相差取得部の位相差情報に応じて一のクロックを選択して上記第２の同期回路に供給するクロックラッチ選択部を含む
上記（７）記載の電子機器。
１００，１００Ａ・・・クロック生成装置、１１０・・・ＮＣＯ（数値制御型オシレータ）、１１１・・・アキュムレータ、１１２・・・第１の同期回路（ＤＦＦ）、１２０・・・Ｍタップ丸めモジュール（位相差取得部）、１３０・・・ＤＬＬ（遅延同期回路）、１４０・・・マルチプレクサ（ＭＵＸ、選択部）、１５０・・・第２の同期回路（ＤＦＦ）、１６０・・・クロックラッチ選択部。
Claims (8)
- 入力される周波数制御用デジタル値に応じた累加算を行うＮビットの加算器と、入力クロックに同期して上記加算器の累加算結果を保持し、保持した値を上記加算器に出力するＮビットのレジスタと、を含み、上記周波数制御用デジタル値に応じてロールオーバーするタイミングが異なるアキュムレータと、上記アキュムレータのロールオーバーを示すビットを上記入力クロックに同期させてＮＣＯクロックとして出力する第１の同期回路と、を含む数値制御型オシレータ（ＮＣＯ）と、
上記アキュムレータの値に応じて目標とするＮＣＯクロックと実際のＮＣＯクロックとの位相差を取得する位相差取得部と、
上記入力クロックに位相同期した信号に応じて上記入力クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、
上記位相差取得部の位相差情報を受けて、上記複数の遅延クロックから目標とする上記ＮＣＯクロックの位相に近づくような遅延が与えられた遅延クロックを選択し、選択クロックとして出力する選択部と、
上記選択部で選択された上記選択クロックに上記ＮＣＯクロックを同期させて出力クロックを得る第２の同期回路と
を有するクロック生成装置。 - 上記ＮＣＯクロックを、上記複数の遅延クロックのうち位相が異なる複数の遅延クロックでラッチし、ラッチした複数のクロックから上記位相差取得部の位相差情報に応じて一のクロックを選択して上記第２の同期回路に供給するクロックラッチ選択部を含む
請求項１記載のクロック生成装置。 - 上記位相が異なる複数の遅延クロックは、等しい位相差をもって生成された遅延クロックにより形成されている
請求項２記載のクロック生成装置。 - 上記位相の異なる複数の遅延クロックは、
少なくとも上記入力クロックから９０度および２７０度の位相遅延をもつ遅延クロックを含み、
上記クロックラッチ選択部は、
上記入力クロックから９０度および２７０度の位相遅延をもつ遅延クロックで上記ＮＣＯクロックをラッチし、ラッチした２つのクロックから上記位相差取得部の位相差情報に応じて一のクロックを選択して上記第２の同期回路に供給する
請求項２記載のクロック生成装置。 - 上記クロックラッチ選択部は、
上記入力クロックから１８０度の位相遅延をもった遅延クロックで上記ＮＣＯクロックをラッチし、当該ラッチされたＮＣＯクロックを上記入力クロックから９０度および２７０度の位相遅延をもつ遅延クロックで上記ＮＣＯクロックをラッチする
請求項４記載のクロック生成装置。 - 上記遅延同期回路は、
Ｍ個の遅延クロックを生成し、
上記位相差取得部は、
上記目標とするＮＣＯクロックのエッジから実際のＮＣＯクロックのエッジとの差を求め、求めた差を３６０度位相差で上記Ｍとなるように丸め演算を行う
請求項１記載のクロック生成装置。 - 入力される同期信号に対して所定の処理を行う同期信号処理装置を有し、
上記同期信号処理装置は、
水平同期信号を同期クロックで同期させ、当該同期クロックのタイミングでデジタルデータとして出力する時間デジタル変換器と、
上記同期クロックをカウントして参照クロックを生成する参照クロック生成部と、
上記時間デジタル変換器による水平同期信号のデジタルデータと上記参照クロック生成部による上記参照クロックの位相比較を行うことにより位相差情報を得るデジタル位相比較器と、
上記デジタル位相比較器の位相差情報に応じた周波数制御用デジタル信号を上記同期クロック生成装置に出力するデジタルループフィルタと、
上記デジタル位相比較器の位相差情報に応じて上記参照クロックと上記時間デジタル変換器による水平同期信号のデジタルデータの位相が一致するように周波数が制御される上記同期クロックを生成し、生成した同期クロックを上記時間デジタル変換器、上記参照クロック生成部、上記デジタル位相比較器、上記デジタルループフィルタに出力する同期クロック生成装置と、を含み、
上記同期クロック生成装置は、
入力される周波数制御用デジタル値に応じた累加算を行うＮビットの加算器と、入力クロックに同期して上記加算器の累加算結果を保持し、保持した値を上記加算器に出力するＮビットのレジスタと、を含み、上記周波数制御用デジタル値に応じてロールオーバーするタイミングが異なるアキュムレータと、上記アキュムレータのロールオーバーを示すビットを上記入力クロックに同期させてＮＣＯクロックとして出力する第１の同期回路と、を含む数値制御型オシレータ（ＮＣＯ）と、
上記アキュムレータの値に応じて目標とするＮＣＯクロックと実際のＮＣＯクロックとの位相差を取得する位相差取得部と、
上記入力クロックに位相同期した信号に応じて上記入力クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、
上記位相差取得部の位相差情報を受けて、上記複数の遅延クロックから目標とする上記ＮＣＯクロックの位相に近づくような遅延が与えられた遅延クロックを選択し、選択クロックとして出力する選択部と、
上記選択部で選択された上記選択クロックに上記ＮＣＯクロックを同期させて出力クロックを得る第２の同期回路と、を含む
電子機器。 - 上記同期クロック生成装置は、
上記ＮＣＯクロックを、上記複数の遅延クロックのうち位相が異なる複数の遅延クロックでラッチし、ラッチした複数のクロックから上記位相差取得部の位相差情報に応じて一のクロックを選択して上記第２の同期回路に供給するクロックラッチ選択部を含む
請求項７記載の電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011131482A JP2013005050A (ja) | 2011-06-13 | 2011-06-13 | クロック生成装置および電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011131482A JP2013005050A (ja) | 2011-06-13 | 2011-06-13 | クロック生成装置および電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2013005050A true JP2013005050A (ja) | 2013-01-07 |
Family
ID=47673194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011131482A Withdrawn JP2013005050A (ja) | 2011-06-13 | 2011-06-13 | クロック生成装置および電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2013005050A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9264051B2 (en) | 2014-02-10 | 2016-02-16 | Sony Corporation | Clock generation circuit and electronic apparatus |
| US9484948B2 (en) | 2013-12-10 | 2016-11-01 | Sony Semiconductor Solutions Corporation | Clock generation circuit |
| US9484932B2 (en) | 2014-02-10 | 2016-11-01 | Sony Semiconductor Solutions Corporation | Signal generation circuit and electronic apparatus |
| CN111429826A (zh) * | 2020-04-15 | 2020-07-17 | 京东方科技集团股份有限公司 | 一种同步电路及其同步方法、显示装置 |
-
2011
- 2011-06-13 JP JP2011131482A patent/JP2013005050A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9484948B2 (en) | 2013-12-10 | 2016-11-01 | Sony Semiconductor Solutions Corporation | Clock generation circuit |
| US9264051B2 (en) | 2014-02-10 | 2016-02-16 | Sony Corporation | Clock generation circuit and electronic apparatus |
| US9484932B2 (en) | 2014-02-10 | 2016-11-01 | Sony Semiconductor Solutions Corporation | Signal generation circuit and electronic apparatus |
| CN111429826A (zh) * | 2020-04-15 | 2020-07-17 | 京东方科技集团股份有限公司 | 一种同步电路及其同步方法、显示装置 |
| CN111429826B (zh) * | 2020-04-15 | 2023-06-20 | 京东方科技集团股份有限公司 | 一种同步电路及其同步方法、显示装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9735787B2 (en) | Frequency synthesizer with dynamic phase and pulse-width control | |
| JP4850473B2 (ja) | デジタル位相検出器 | |
| JP5463246B2 (ja) | 位相同期回路、ｃｄｒ回路及び受信回路 | |
| KR102123901B1 (ko) | 완전 디지털 위상 고정 루프 회로, 반도체 장치 및 휴대 정보 기기 | |
| JP5783098B2 (ja) | Ｐｌｌ回路、ｐｌｌ回路の制御方法、及びデジタル回路 | |
| JPWO2007116695A1 (ja) | データ信号発生装置 | |
| US8686776B2 (en) | Phase rotator based on voltage referencing | |
| JP2013005050A (ja) | クロック生成装置および電子機器 | |
| JPWO2013011972A1 (ja) | 位相比較装置およびｄｌｌ回路 | |
| JP3566686B2 (ja) | 逓倍クロック生成回路 | |
| US7420485B2 (en) | Sigma-delta modulator and method for sigma-delta modulation | |
| US7917797B2 (en) | Clock generation using a fractional phase detector | |
| US7714631B2 (en) | Method and apparatus for synchronizing a clock generator in the presence of jittery clock sources | |
| KR100531457B1 (ko) | 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기루프 | |
| US8656203B2 (en) | Fractional frequency division or multiplication by using an oversampled phase rotator for reducing jitter | |
| WO2020246092A1 (ja) | 位相同期回路、電子装置、および、位相同期回路の制御方法 | |
| JP2013077869A (ja) | 時間−デジタル変換器及びｐｌｌ回路 | |
| Yahara et al. | Multiple‐frequency digital phase‐locked loop based on multiphase clock divider with constant pulse interval | |
| US7170963B2 (en) | Clock recovery method by phase selection | |
| JP2013005051A (ja) | 同期信号処理装置 | |
| US8575973B1 (en) | Frequency synthesizer with zero deterministic jitter | |
| JP2018074312A (ja) | 周波数検出器及びクロックデータリカバリ装置 | |
| US20240106444A1 (en) | Low jitter clock multiplier circuit and method with arbitary frequency acquisition | |
| Sachdeva | A fast-acquisition all-digital delay-locked loop using a starting-bit prediction algorithm for the successiveapproximation register | |
| US20160294400A1 (en) | All digital phase-locked loop |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20140902 |