JP5463246B2

JP5463246B2 - 位相同期回路、ｃｄｒ回路及び受信回路

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Description

本発明は、位相同期回路、ＣＤＲ回路及び受信回路に関する。

位相同期回路が入力信号と同期した信号を生成するために用いられている。例えば、シリアル伝送におけるシリアルデータの受信部には、受信したデータをレジスタに取り込む為に、ＣＤＲ（ＣｌｏｃｋａｎｄＤＡＴＡＲｅｃｏｖｅｒｙ）回路が用いられ、ＣＤＲ回路では一般的に、受信するデータ速度とほぼ等しい周波数を持ち、制御信号により位相が調整可能なクロック生成回路と、データと生成されたクロックの位相を比較し、位相誤差を出力する位相比較器とを有し、位相比較器から出力される位相誤差信号を最小化するようにクロック生成回路を制御することでデータに同期したクロックを生成する位相同期回路が用いられている。

位相同期回路に関して、特許文献１には外部から入力される参照クロックを逓倍する周波数シンセサイザと、その出力から位相補間したクロックを生成する位相補間器を持ち、入力シリアルデータと位相補間器の出力クロックの位相比較結果に応じて位相補間器の補間値の制御を行うことで入力シリアルデータの取り込みに適した同期クロックを生成する技術が示されている。また、非特許文献１には外部から入力される参照クロックに位相同期したクロックを生成するＰＬＬと、ＰＬＬを構成する電圧制御発振器に入力する電圧値を制御する電圧制御器を持ち、入力シリアルデータと生成されたクロックの位相比較結果に応じて電圧制御器の電圧を制御することでシリアルデータの取り込みに適した同期クロックを生成する技術が示されている。

特開２００９−２３９７６８号公報

ＴｈｏｍａｓＴｏｉｆｌｅｔａｌ， "Ａ７２ｍＷ０．０３ｍｍ２Ｉｎｄｕｃｔｏｒｌｅｓｓ４０Ｇｂ／ｓＣＤＲｉｎ６５ｎｍＳＯＩＣＭＯＳ，" ２００７ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ，ＤＩＧＥＳＴＯＦＴＥＣＨＮＩＣＡＬＰＡＰＥＲＳ（２００７）ｐｐ．２２６．

近年、位相比較回路の高速化が望まれている。例えば、シリアル伝送では動作周波数の高速化やシリアルチャネル数の増加に伴い消費電力が問題となっている。しかしながら、特許文献１に開示されている技術では、周波数シンセサイザが逓倍した高速なクロックを分配するため、動作周波数が大きくなると消費電力も大きくなる。また、非特許文献１に開示されている技術では、動作周波数が大きくなると外部入力の参照クロックの周波数が大きくなるため消費電力が大きくなる。

本願発明は、消費電力を抑制できる位相同期回路を提供することを目的とする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。

本発明の位相同期回路は、受信信号と帰還クロックとの位相同期を行うために、帰還クロックを発生する電圧制御発振器と、帰還クロックから第１の分周クロック及び第２の分周クロックを発生する分周器と、基準クロック及び第１の分周クロックが入力される第１の位相比較器と、基準クロック及び第２の分周クロックが入力される第２の位相比較器と、帰還クロック及び受信信号が入力される第３の位相比較器とを備える。第１の分周クロックと第２の分周クロックの間には、帰還クロックの少なくとも１周期の位相差が与えられ、第１の位相比較器の出力と第２の位相比較器の出力とが、第３の位相比較器の出力に基づいて重みづけされ、電圧制御発振器に入力される。

本発明の位相同期回路は、基準クロックの周波数を受信信号の周波数よりも低くして消費電力を抑制することができる。

本発明の位相同期回路及びＣＤＲ回路の実施例を示すブロック図である。本発明の受信回路の実施例を示すブロック図である。本発明の位相同期回路の実施例に用いる位相周波数比較器の実施例を示すブロック図である。本発明の位相同期回路の実施例に用いるチャージポンプの例を示す図である。本発明の位相同期回路の適用をしない場合の高速シリアルインターフェースを備えたＬＳＩの回路ブロックの例を示す図である。本発明の位相同期回路の適用をした場合の高速シリアルインターフェースを備えたＬＳＩの回路ブロックの例を示す図である。本発明の位相同期回路の実施例に用いる位相比較器の例の動作を示す図である。本発明の位相同期回路の実施例に用いるチャージポンプの例の動作を示す図である。本発明の位相同期回路の実施例に用いる積算器及び分周器の例を示す図である。本発明の位相同期回路の実施例の動作を示す図である。本発明の位相同期回路の実施例の動作を示す図である。本発明の位相同期回路の実施例の動作を示す図である。本発明の位相同期回路の実施例の動作を示す図である。本発明の位相同期回路の実施例の動作を示す図である。本発明の位相同期回路の実施例の動作を示す図である。

以下、本発明を実施例に基づいて詳細に説明する。

図１に、本発明の実施例として、位相同期回路１０１を備えたＣＤＲ回路１０２のブロック図を示す。ＣＤＲ回路１０２には、参照クロックになる基準クロック１０３と受信信号である受信データ１０４とが入力される。ＣＤＲ回路１０２に備えられている位相同期回路１０１には、帰還クロック１０５を発生する電圧制御発振器１０６と、帰還クロック１０５から第１の分周クロック（先進分周クロック）１０７と第２の分周クロック（遅延分周クロック）１０８とを発生する分周器１１０と、基準クロック１０３と第１の分周クロック１０７とが入力される第１の位相周波数比較器１１１と、基準クロック１０３と第２の分周クロック１０８とが入力される第２の位相周波数比較器１１２と、帰還クロック１０５と受信データ１０４とが入力される位相比較器１１３とを備える。なお、本実施例では、位相比較器として、第１の位相周波数比較器及び第２の位相周波数比較器を用いたが、これらは後述するように位相同期回路１０１の位相比較動作の前に周波数比較動作を行うために用いる周波数比較器を位相比較器と兼用するために導入したものである。従って、周波数比較動作のために別途周波数比較器を設けてもよいのであって、本発明の位相比較動作のためには、第１の位相周波数比較器１１１及び第２の位相周波数比較器１１２はそれぞれ位相比較器でよい。

第１の位相周波数比較器１１１の出力は、チャージポンプ１１４の入力に接続されている。第２の位相周波数比較器１１２の出力は、チャージポンプ１１５の入力に接続されている。チャージポンプ１１４及び１１５の出力は、低域通過フィルタ１１６に接続されており、周波数制御電圧１１７として電圧制御発振器１０６に入力される。

第１の分周クロック１０７と第２の分周クロック１０８の間には、帰還クロック１０５の周期で少なくとも１周期分の位相差がつけられる。後述するように位相差を有限のビット数で分けてデジタル制御に用いるので、１周期分の位相差をつけたほうが、それより大きい位相差をつけた場合よりも位相調節が細かくでき位相精度向上に有利なので、本実施例では１周期分の差とする。本実施例では、第１の分周クロック１０７の方が、第２の分周クロック１０８に対して進んでいる。以上の構成により、位相同期回路１０１は同じ周波数で異なった位相に同期する２つの周波数シンセサイザを構成している。

位相比較器１１３は、受信データ１０４と帰還クロック１０５の間の位相差をマルチビットで表現したデジタル信号１１８として出力する。具体的な回路としては２値表現のｂａｎｇ−ｂａｎｇ型や、位相差情報を多値表現した線形位相比較器が挙げられる。デジタル信号１１８はデジタル積算器１１９に入力されており、位相比較器１１３からの位相差情報を積算してチャージポンプ１１４及び１１５の出力電流を離散的に変化させる。ここで、チャージポンプ１１４と１１５では積算器１１９の出力に対して排他的に動作するように、チャージポンプ１１４には反転論理が付加されている。これにより、位相比較器１１３の出力に基づいて、第１の位相周波数比較器１１１の出力と第２の位相周波数比較器１１２の出力とを重みづけし、電圧制御発振器１０６には重みづけされた出力が入力される。また、積算器１１９のオーバーフロー信号１２０及びアンダーフロー信号１２１が分周器１１０へ入力されている。

位相同期回路１０１は、位相比較器１１３の出力、すなわち受信データ１０４と帰還クロック１０５の間の位相差に基づいて、先進分周クロック１０７と基準クロック１０３の位相比較を行う第１の位相周波数比較器１１１と遅延分周クロック１０８と基準クロック１０３の位相比較を行う第２の位相周波数比較器１１２のそれぞれの位相比較結果の出力を重みづけして電圧制御発振器１０６へ入力することにより、電圧制御発振器１０６の周波数制御による帰還クロック１０５の位相調整を自動的に行うことができる。そして、ＣＤＲ回路１０２は、受信データ１０４と帰還クロック１０５を入力とするフリップフロップ１２２でデータを取り込むことが可能になる。このとき、基準クロックの周波数１０３を受信データ１０４の周波数と同程度にする必要は無いので、数ＧＨｚの受信データ１０４の入力に対して、例えば１００ＭＨｚ程度の基準クロック１０３とすることができる。このように、基準クロック１０３の周波数は、受信データ１０４の周波数よりも低くすることができるので、位相同期回路１０１及びＣＤＲ回路１０２の消費電力を抑制することができる。

積算器１１９に入力するリセット信号１２３と第２の位相周波数比較器１１２に入力する選択信号１２４は、後述するように位相同期回路１０１が位相比較動作に入る以前の動作に用いられる制御信号である。

次に、各ブロックの回路構成の実施例と動作について以下に説明する。図３に第１の位相周波数比較器１１１及び第２の位相周波数比較器１１２の回路の実施例を示す。基準クロック１０３を共通の入力とし、第１の位相周波数比較器１１１には先進分周クロック１０７が、第２の位相周波数比較器１１２には遅延分周クロック１０８が入力されている。

位相周波数比較器１１１は、基準クロック１０３と選択信号３０１とを入力とし、出力はセレクタ３０５の選択信号に接続されているフリップフロップ３０３を備えている。位相周波数比較器１１２は、基準クロック１０３と選択信号３０２とを入力とし、出力はセレクタ３０６の選択信号に接続されているフリップフロップ３０４を備えている。従って、基準クロック１０３に同期してセレクタ３０５及び３０６の出力を、それぞれクロック入力１０７及び１０８か接地かを切り替えられる構成となっている。第２の位相周波数比較器１１２を構成するフリップフロップ３０４については、第２の位相周波数比較器１１２の出力と接地を切り替えるセレクタ３０７及び３０８の選択信号に接続されている。第１の位相周波数比較器１１１側では選択信号３０１は電源固定とすることで常に先進分周クロック１０７が選択されるようにしており、また第２の位相周波数比較器と同一の構造としているが、これは遅延ダミー３０９及び３１０と併せて回路を対称にすることで製造ばらつきに対する位相合わせ精度を向上する為である。

また、第１の位相周波数比較器１１１は、遅延ダミー３０９を通過した基準クロック１０３をクロック入力とし電源をデータ入力とするラッチ３１１と、セレクタ３０５の出力をクロック入力とし電源をデータ入力とするラッチ３１２と、ラッチ３１１及び３１２の出力に応じてラッチ３１１及び３１２のリセットを行うＡＮＤ回路３１３を備え、ラッチ３１１の出力は遅延ダミー３１４を通して第１のアップ信号３１５として、ラッチ３１２の出力は遅延ダミー３１６を通して第１のダウン信号３１７として出力されている。

第２の位相周波数比較器１１２は、遅延ダミー３１０を通過した基準クロック１０３をクロック入力とし電源をデータ入力とするラッチ３１８と、セレクタ３０６の出力をクロック入力とし電源をデータ入力とするラッチ３１９と、ラッチ３１８及び３１９の出力に応じてラッチ３１８及び３１９のリセットを行うＡＮＤ回路３２０を備え、ラッチ３１８の出力はセレクタ３０７を通して第２のアップ信号３２１として、ラッチ３１９の出力はセレクタ３０８を通して第２のダウン信号３２２として出力されている。ここで、遅延ダミー３１４及び３１６は回路を対称とすることで製造ばらつきに対する位相合わせ精度を向上する為に設けた。

第１のアップ信号３１５と第１のダウン信号３１７は第１のチャージポンプ１１４に入力される。第２のアップ信号３２１と第２のダウン信号３２２は第２のチャージポンプ１１５に入力される。

図７に位相周波数比較器１１１及び１１２の動作タイミングを示す。図７には、周波数が異なる場合の周波数比較動作７０７と、周波数が同一で位相が異なる場合の位相比較動作７０８を示している。

まず、周波数比較動作７０７について説明する。基準クロック１０３の周波数が分周クロックの周波数に比べ高い場合は、ラッチ３１１及び３１３はラッチ３１２及び３１８より多い回数でクロッキングされるため、パターン７０１に示すように周波数差が大きい程アップの出力時間が長くなる。一方、基準クロック１０３の周波数が分周クロックの周波数に比べ低い時は、パターン７０２に示すように周波数差が大きい程ダウンの出力時間が長くなる。

次に位相比較動作７０８について説明する。パターン７０３及び７０５に示すように位相比較動作では、位相差に比例した時間のパルスが出力され、また同一の位相関係に対して２種類の検出結果が出力される。すなわち、小さい遅延と大きな先進又は大きな遅延と小さな先進は同一の事象であり、位相比較を行っている位相エッジが１周期以内で近いか遠いかの違いである。一般的に周波数シンセサイザでは動作開始直後に周波数比較を行い周波数差を減らし、周波数が一致すると位相比較に移行して位相差を減じる動作を行う。位相比較時にどの位相エッジ間の差を検出するかは周波数比較から位相比較に転じる際のラッチ３１１及び３１２の状態に依るため確定的なものではない。そこで、位相同期回路１０１では第１及び第２の２つの位相周波数比較器が同一の位相エッジに対して位相比較動作を行うために、図１１を用いて後述する制御を行う。

図４に、第１のチャージポンプ１１４及び第２のチャージポンプ１１５の回路の実施例を、デジタル信号のバス幅が３の場合について示す。バイアス電圧４０７及び４０８がＭＯＳゲートに供給されて電流源が構成され、第１の位相周波数比較器１１１または第２の位相周波数比較器１１２から入力されるアップダウン信号４１０に応じて、低域通過フィルタ１１６を介して電圧制御発振器１０６へ入力される電流出力４０９による充電と放電がスイッチされる。アップダウン信号４１０とスイッチ４１２との間にはＡＮＤ回路４０５及びＮＡＮＤ回路４０６が接続され、外部から入力されるマルチビットデジタル信号４１１が論理的に１であれば動作、０であれば非動作となるように構成されている。又、位相同期回路１０１では、演算器等の回路規模や電力の増加を抑制するためにマルチビットデジタル信号としてバイナリ表現を使用するため、入力ビット数の増加に対しチャージポンプのサイズをビット０のサイズを１単位として２のべき乗で増加させている。

図８にマルチビットデジタル信号のバス幅が３の場合について、アップダウンパルス幅に対する充放電電荷量の特性を示す。入力アップダウンパルス幅に対しては連続的に、デジタル値に対しては離散的に電流が変化する特性となる。

図９に積算器１１９と分周器１１０の回路の実施例を、位相差デジタル信号入力１１８が２ビット、積算値出力が３ビット、分周比が１２となる場合について示す。帰還クロック９０１が図１の帰還クロック１０５に、遅延分周クロック９０２が図１の遅延分周クロック１０８に、先進分周クロック９０３が図１の先進分周クロック１０７にそれぞれ対応する。

帰還クロック９０１は可変分周器９０４に接続されており、可変分周器９０４は分周比ダウン信号９１２及び分周比アップ信号９１３の入力に応じて可変分周クロック９１１を４分周器９０５及び分周比制御パルス生成部９０９に出力する。４分周器９０５の出力は帰還クロック９０１のタイミングで動作するシフトレジスタ９０６に接続されており、帰還クロック９０１で１周期差を持つ先進分周クロック９０３及び遅延分周クロック９０２を出力する。遅延分周クロック９０２は加減算器９０７及びオーバーフロー／アンダーフロー判定部９０８に入力され、それぞれの動作クロックとなる。加減算器９０７はデジタル値で表現された２ビット位相差信号９１９と、先進制御時には接地レベルを、遅延制御時には電源レベルを入力する先進／遅延信号９２０を入力とし、３ビットの積算値９２１を出力する回路である。本実施例では全加算器をラダー接続した加減算器を例示している。又、リセット信号９１８が電源レベルにある場合はリセット動作として積算値出力を論理的に中間的な値である４、即ち積算値［２］を電源レベル、積算値［１］を接地レベル、積算値［０］を接地レベルに固定する。

オーバーフロー／アンダーフロー判定部９０８及び分周比制御パルス生成部９０９の動作タイミング図を図１５に示す。位相比較器１１３は受信データ１０４に対して帰還クロック１０５が遅延している場合には先進／遅延信号９２０として接地レベルを、受信データ１０４に対して帰還クロック１０５が先進している場合には先進／遅延信号９２０として電源レベルを出力し、また位相差の諧調として２ビットのバイナリ値を持つ位相差信号９１９を出力する。

加減算器９０７は先進／遅延信号９２０が接地レベルの場合には加算動作を、先進／遅延信号９２０が電源レベルの場合には減算動作を行う。積算値が全て電源レベルの状態でさらに１以上の値の加算を行う場合１５０１は動作クロック、すなわち１２分周クロック９１０の１サイクルの間オーバーフロー信号１５０２を出力する。また、積算値が全て接地レベルの状態でさらに１以上の値の減算を行う場合１５０３は動作クロック、すなわち１２分周クロック９１０の１サイクルの間アンダーフロー信号１５０４を出力する。オーバーフロー信号９２２及びアンダーフロー信号９２３は分周比制御パルス生成部９０９に出力され、３分周クロック９１１の１サイクル幅のパルス１５０５及び１５０６を発生させる。

可変分周器９０４はリングカウンターにより構成しており、分周比ダウン信号９１２が電源レベルで分周比アップ信号９１３が接地レベルの場合は帰還クロック９０１を３回カウントし、分周比ダウン信号９１２及び分周比アップ信号９１３が電源レベルの場合は帰還クロック９０１を４回カウントし、分周比ダウン信号９１２が接地レベルの場合は帰還クロック９０１を２回カウントすることで可変分周クロック９１１を生成している。通常はオーバーフロー信号９２２及びアンダーフロー信号９２３は接地レベルであるため、分周比ダウン信号９１２は電源レベル、分周比アップ信号９１３は接地レベルにあるため可変分周器９０４は３分周器として動作しており、積算器９２５でオーバーフローが発生すると４分周器として動作し、積算器９２５でアンダーフローが発生すると２分周器として動作する。

次に位相同期回路１０１及びＣＤＲ回路１０２の動作と制御について以下に説明する。ＣＤＲ回路１０２が受信データ１０４をフリップフロップ１２２で取り込むのに最適なクロックを位相同期回路１０１が生成するまでの過程を順に、基準クロック１０３への帰還クロック１０５の周波数ロック過程として図１０に、基準クロック１０３への帰還クロック１０５の位相ロック過程として図１１に、そして受信データ１０４への位相ロック過程として図１２にそれぞれタイミング図で示す。

まず、図１０に示す周波数ロックの過程では１００１に示すように、積算器１１９のリセット信号１２３をリセット状態とし、積算器１１９のデジタル積算値出力を論理的な中間値に固定する為、位相比較器１１３の出力は帰還クロック１０５の制御のための動作に影響しない（１００４）。また、積算器１１９の出力が中間値を出力する為、１００２に示すように第１のチャージポンプ１１４と第２のチャージポンプ１１５の出力割合は、合計値７に対して排他的な比として３：４に固定されている。さらに、１００３に示すように選択信号１２４を接地することで、位相周波数比較器１１２の出力を停止させることで、位相周波数比較器１１１に入力する先進分周クロック１０７及び基準クロック１０３の周波数及び位相調整が有効となる。この場合、回路構成は単一制御ループを成す一般的な周波数シンセサイザと同一であり、帰還クロック１０５の周波数が低いので、位相周波数比較器１１１の周波数比較動作によりアップが多く出力され、周波数引き込み動作により基準クロック１０３及び先進分周クロック１０７は周波数ロックする（１００５）。

次に図１１の基準クロック１０３への帰還クロック１０５の位相ロック過程では、位相周波数比較器１１１は周波数比較から位相比較に動作が自動的に遷移し、１１０１に示すように基準クロック１０３と先進分周クロック１０７は位相ロックする。その後、１１０２に示すように選択信号１２４を電源レベルとすると、位相周波数比較器１１２内部で基準クロックに同期して選択信号が切り替わることで位相周波数比較器１１２に遅延分周クロック１０８の入力を開始すると共に、位相周波数比較器１１２のアップダウン信号出力が開始される（１１０３）。位相周波数比較器１１２は、遅延分周クロック１０８が入力される直前は基準クロック１０３のみ入力されている為、アップ出力につながるフリップフロップのみが電源レベルを出力する状態となっているため、１１０３に示すように基準クロック１０３の入力と同時にアップ信号の出力を開始する。その後、遅延分周クロック１０８の入力に伴いアップダウン出力につながるフリップフロップはリセットされる。上述の機構で発生したアップ信号により帰還クロック１０５の位相が進むため、先進及び遅延分周クロックも位相が進む。先進分周クロック１０７と基準クロック１０３の関係は分周クロック先進のタイミングとなるため位相周波数比較器１１１はダウンパルスのみの出力を行い、遅延分周クロック１０８と基準クロック１０３の関係は分周クロック遅延のタイミングとなるため位相周波数比較器１１２はアップパルスのみの出力を行う。この時、先進分周クロック１０７と遅延分周クロック１０８には帰還クロック１０５の１サイクル差があるので、上述のアップパルス出力時間とダウンパルス出力時間の合計は帰還クロック１０５の１サイクルと一致する。周波数シンセサイザは周波数制御電圧１１７ノードに流れ込む充電電荷量と放電電荷量が釣り合う状態で安定となるため、位相周波数比較器１１１のダウンパルス幅とチャージポンプ１１４の電流の積と位相周波数比較器１１２のアップパルス幅とチャージポンプ１１５の電流の積が釣り合うように帰還クロック１０５はロックする（１１０４）。すなわち、位相周波数比較器１１１のダウンパルス幅が４／７周期、位相周波数比較器１１２のアップパルス幅が３／７周期となる（１１０５）。

次に図１２の受信データへの位相ロック過程では、リセット信号１２３を解除し（１２０１）、受信データ１０４と帰還クロック１０５の位相差を位相比較器１１３により検出し、結果を積算器１１９の出力値に反映する。ここでは受信データ１０４と帰還クロック１０５の位相差として帰還クロック１０５が遅延している状況を例示する。１２０２に示すように受信データ１０４と帰還クロック１０５の位相差が検出されなければ位相周波数比較器１１１のダウンパルス幅と位相周波数比較器１１２のアップパルス幅は４：３を維持する（１２０３）。受信データ１０４と帰還クロック１０５の位相差としてデジタル値で１アップが検出されると（１２０４）、１サイクル後に積算器１１９の出力は加算演算により４から５に変化する。従って、チャージポンプ１１４とチャージポンプ１１５の出力割合は２：５となる（１２０５）。しかしながら、基準クロック１０３と帰還クロック１０５の関係は変化しないので（１２０６）、積算演算後に起こる第１及び第２の位相周波数比較器の比較結果は位相周波数比較器１１１のダウンパルス幅と位相周波数比較器１１２のアップパルス幅の割合は依然として４：３である（１２０７）。その結果、位相周波数比較器１１１のダウンパルス幅とチャージポンプ１１４の電流の積と、位相周波数比較器１１２のアップパルス幅とチャージポンプ１１５の電流の積との比としては８：１５と充電過剰となり（１２０８）、電圧制御発振器１０６の周波数が上がることで帰還クロック１０５に対しては先進制御が行われる。制御が行われた結果として帰還クロック１０５が受信データ１０４に対して先進となれば位相比較器１１３からはデジタル信号としてダウンが出力され、上述の現象とは反対に放電過剰となり電圧制御発振器１０６の周波数が下がることで帰還クロック１０５に対しては遅延制御が行われる。従って、受信データ１０４と帰還クロック１０５の位相差に基づいた先進制御及び遅延制御を繰り返すことで、受信データ１０４の位相変動に帰還クロックの位相がロックし（１２０９）、フリップフロップ１２２で正しいデータを取り込むことが可能となる。なお、ロック状態では充放電が釣り合っている為、位相周波数比較器１１１のダウンパルス幅と位相周波数比較器１１２のアップパルス幅の比はチャージポンプ１１５とチャージポンプ１１４の出力割合の比に一致する。

以上のように、位相同期回路１０１は、位相比較器１１３の出力に基づいて、先進分周クロック１０７と基準クロック１０３の位相比較を行う第１の位相周波数比較器１１１と遅延分周クロック１０８と基準クロック１０３の位相比較を行う第２の位相周波数比較器１１２のそれぞれの位相比較結果の出力を重みづけして電圧制御発振器１０６へ入力することにより、電圧制御発振器１０６の周波数制御による受信データ１０４に対する帰還クロック１０５の位相調整を自動的に行うことができる。ここで、図１２の受信データと基準クロックに示したように、基準クロックの周波数を受信データの周波数よりも小さくできるので、受信データが高速化しても、低速の基準クロックを用いることで位相同期回路およびＣＤＲ回路の低消費電力化を図ることができる。

次に積算器１１９の積算値出力のオーバーフロー及びアンダーフロー時の動作について説明する。まず、オーバーフロー時のタイミング図を図１３に示す。積算器出力が論理的に７、すなわち３ビット全て電源レベルの状態（１３０１）で受信データ１０４に対して帰還クロック１０５の位相が遅れている場合、位相比較器１１３はアップを出力する（１３０２）。この結果、積算器出力はオーバーフローを起こし、論理的に０、すなわち３ビット全て接地レベルの状態（１３０３）となる。この場合、チャージポンプ１１４とチャージポンプ１１５の加算割合は０：７から７：０へ変化する（１３０４）。オーバーフロー時には図１５に動作を示したように１２分周クロックが１３分周クロックとなるため（１３０５）、後に続く位相比較動作（１３０６）の際に分周クロックの位相タイミングは帰還クロック１０５で１サイクル分遅延することになる。この結果、位相周波数比較器１１１のダウンパルス幅と位相周波数比較器１１２のアップパルス幅の比が７：０、チャージポンプ１１５とチャージポンプ１１４の出力割合が７：０で充放電の釣り合いが取れていた状況が、位相周波数比較器１１１のダウンパルス幅と位相周波数比較器１１２のアップパルス幅の比が０：７、チャージポンプ１１５とチャージポンプ１１４の出力割合が０：７で充放電の釣り合いが取れている状況に変化する（１３０７）。従って、積算値出力のオーバーフローのときにも問題なく動作する。

同様にアンダーフロー時のタイミング図を図１４に示す。積算器出力が論理的に０、すなわち３ビット全て接地レベルの状態（１４０１）で受信データ１０４に対して帰還クロック１０５の位相が進んでいる場合、位相比較器１１３はダウンを出力する（１４０２）。この結果、積算器１１９の出力はアンダーフローを起こし、論理的に７、すなわち３ビット全て電源レベルの状態（１４０３）となる。この場合、チャージポンプ１１４とチャージポンプ１１５の加算割合は７：０から０：７へ変化する（１４０４）。

アンダーフロー時には図１５に動作を示したように１２分周クロックが１１分周クロックとなるため（１４０５）、後に続く位相比較動作（１４０６）の際に分周クロックの位相タイミングは帰還クロック１０５で１サイクル分先進することになる。この結果、位相周波数比較器１１１のダウンパルス幅と位相周波数比較器１１２のアップパルス幅の比が０：７、チャージポンプ１１５とチャージポンプ１１４の出力割合が０：７で充放電の釣り合いが取れていた状況が、位相周波数比較器１１１のダウンパルス幅と位相周波数比較器１１２のアップパルス幅の比が７：０、チャージポンプ１１５とチャージポンプ１１４の出力割合が７：０で充放電の釣り合いが取れている状況に変化する（１４０７）。従って、積算値出力のアンダーフローのときにも問題なく動作する。

一般的にシリアル伝送を行うシステムでは、基準クロック１０３と受信データ１０４の間に周波数偏差が生じている。偏差を補正する為にＣＤＲ回路１０２の積算器は常にアップ信号又はダウン信号を必要とする。その結果、オーバーフロー及びアンダーフローが必ず発生することになるが、図１５を用いて上述したように分周比を変化させることで問題なく動作する。

また、本実施例の位相同期回路１０１では、位相同期させる対象の受信データの位相変動への追従制御は周波数シンセサイザの位相同期ループ内の低域通過フィルタ１０６を介して行われる為、電圧制御発振器の出力が急激に位相変調されることはない。したがって、外乱やノイズによる位相同期回路１０１の誤動作を防止できる。

実施例２では、実施例１のＣＤＲ回路２０１を備える、複数のシリアルチャネルを持つ受信回路の実施例を説明する。

図２に実施例１の位相同期回路１０１及びＣＤＲ回路１０２を備える、複数のシリアルチャネルを持つ受信回路２０１の構成例を示す。受信回路２０１は、基準クロック２０２を分配するクロックバッファ２０３と、外部から供給される基準クロック２０１で動作するＣＤＲ回路１０２を搭載するシリアルチャネル２０４を複数有する受信部２０５を備える。

ＣＤＲ回路１０２は位相同期回路１０１が受信データに比べて低速の基準クロックで動作するために、基準クロック２０２を受信データと比較して低速とし、クロックバッファ２０３を介して分配する際の消費電力の増加を抑制することが可能である。

実施例３では、実施例１の受信データとして定常位相差をもつクロックを入力することで、自動的に定常位相誤差を補正する同期回路を説明する。

まず、図５に本願発明者等が検討した、本発明の位相同期回路を用いない高速シリアルインターフェースを備えたＬＳＩ５０１の回路ブロック図を示す。ＬＳＩ５０１は、ＬＳＩ５０１外部とシリアルデータをやり取りする受信バッファ５０５及び送信バッファ５０４と、高速なシリアルデータと低速なパラレルデータの変換を行うシリアルインターフェースブロック５０３と、パラレルデータに対して論理演算処理を行う論理ブロック５０２と、論理ブロックとシリアルインターフェースブロックのクロックタイミングを調節し、パラレルデータを受け渡すＦＩＦＯ５０６及び５０７と、論理ブロック及びシリアルインターフェースブロックに参照クロックを分配するクロックバッファ５０８とを備える。

論理ブロック５０２は、動作クロックを生成する周波数シンセサイザ５１１と、データを保持するフリップフロップ５０９及び５１０とを備える。シリアルインターフェースブロック５０３は、動作クロックを生成する周波数シンセサイザ５１４と、受信データの取り込みに最適なクロックを生成するＣＤＲ回路５１７と、取り込んだシリアルデータをパラレルデータに変換するデシリアライザ５１６と、取り込んだパラレルデータをシリアルデータに変換するシリアライザ５１５と、データを保持するフリップフロップ５１２及び５１３とを備える。

一般的に、論理ブロック５０２の動作クロックとシリアルインターフェースブロック５０３の動作クロックは、周波数シンセサイザ５１１及び５１４に入力する参照クロックにバッファ５０８で発生する遅延時間のため定常的な位相差が発生する。上述のディレイは製造ばらつき等に依存する為、論理ブロック５０２とシリアルインターフェースブロック５０３の間で中高速なデータを転送する際には上述の位相差を自動的に補正する回路が必要となる。このような回路として一般的にＦＩＦＯが用いられるが、付加的回路のため電力や面積が大きくなる。

次に、本実施例のＬＳＩ６０１のブロック図を図６に示す。ＬＳＩ６０１では、シリアルインターフェースブロック６０３の周波数シンセサイザを実施例１の位相同期回路１０１を搭載した回路６１４に置き換え、受信データ１０４として論理ブロックのクロック６０６を入力する。実施例１の回路は受信データ１０４に対して位相ロックした帰還クロック１０５を生成するため、データ取り込み側のフリップフロップ１８１２の動作クロックとデータ出力側のフリップフロップ６０９の動作クロックの位相差は自動的に補正されることになる。位相ロックさせるフリップフロップ６０９及び６１２は物理的には離れて配置される場合には、その中間地点に実施例１の回路の位相比較器１１３を配置することで、遅延時間差の影響を抑制することができる。本実施例のＬＳＩ６０１では実施例１の位相同期回路に対して付加的回路は必要ない為、電力削減の効果に加えて回路の面積を削減することができる。

１０１…位相同期回路、１０２…ＣＤＲ回路、１０３…基準クロック、１０４…受信データ、１０５…帰還クロック、１０６…電圧制御発振器、１０７…先進分周クロック、１０８…遅延分周クロック、１０９…アップ／ダウン信号、１１０…分周器、１１１…位相比較器（位相周波数比較器）、１１２…位相比較器（位相周波数比較器）、１１３…位相比較器、１１４…チャージポンプ、１１５…チャージポンプ、１１６…低域通過フィルタ、１１７…周波数制御電圧、１１８…位相差デジタル信号、１１９…積算器、１２０…オーバーフロー信号、１２１…アンダーフロー信号、１２２…フリップフロップ、１２３…リセット信号、１２４…選択信号、２０１…受信回路、２０２…基準クロック、２０３…クロックバッファ、２０４…シリアルチャネル、２０５…受信部

Claims

受信信号と帰還クロックとの位相同期を行う位相同期回路であって、
帰還クロックを発生する電圧制御発振器と、
前記帰還クロックから、第１の分周クロック及び第２の分周クロックを発生する分周器と、
基準クロック及び前記第１の分周クロックが入力される第１の位相比較器と、
前記基準クロック及び前記第２の分周クロックが入力される第２の位相比較器と、
前記帰還クロック及び前記受信信号が入力される第３の位相比較器とを備え、
前記第１の分周クロックと前記第２の分周クロックの間には、前記帰還クロックの少なくとも１周期の位相差があり、
前記第１の位相比較器の出力と前記第２の位相比較器の出力とを、前記第３の位相比較器の出力に基づいて重みづけし、前記電圧制御発振器に入力することを特徴とする位相同期回路。
請求項１に記載の位相同期回路であって、
前記基準クロックの周波数は前記受信信号の周波数よりも低いことを特徴とする位相同期回路。
請求項１に記載の位相同期回路であって、
前記第１の分周クロックと前記第２の分周クロックとの間には、前記帰還クロックの１周期の位相差があることを特徴とする位相同期回路。
請求項１に記載の位相同期回路であって、
前記重みづけされた前記電圧制御発振器への入力が低域通過フィルタを介して行われることを特徴とする位相同期回路。
請求項１に記載の位相同期回路であって、
前記第１の位相比較器は位相周波数比較器であることを特徴とする位相同期回路。
請求項１に記載の位相同期回路であって、
前記第２の位相比較器は位相周波数比較器であることを特徴とする位相同期回路。
請求項１に記載の位相同期回路を有することを特徴とするＣＤＲ回路。
複数のシリアルチャネルを有し、
前記複数のシリアルチャネルのそれぞれは請求項７に記載のＣＤＲ回路を有することを特徴とする受信回路。
請求項８に記載の受信回路であって、
前記基準クロックの周波数は前記受信信号の周波数よりも低いことを特徴とする受信回路。