JP2011040943A - 位相ロックループ回路 - Google Patents

Abstract

【課題】ローカルクロック信号に同期し、入力クロック信号に基づく周波数の出力クロック信号を出力することができる位相ロックループ回路を提供することを課題とする。
【解決手段】ローカルクロック信号及び第１のクロック信号の位相を比較する第１の位相比較器（１０７）と、第１の位相比較器により出力される信号の電圧に応じた周波数の出力クロック信号を出力する電圧制御発振器（１０９）と、電圧制御発振器により出力される出力クロック信号を分周し、その分周した出力クロック信号を第１のクロック信号として第１の位相比較器に出力する第１の分周器（１１０）と、入力クロック信号及び電圧制御発振器により出力される出力クロック信号の位相を比較する第２の位相比較器（１１１）と、第２の位相比較器により出力される信号に応じて第１の分周器の分周比を制御する制御部（１１２，１１３）とを有する位相ロックループ回路が提供される。
【選択図】図１

Description

本発明は、位相ロックループ回路に関する。

クロック信号が入力されたときに、これに同期したクロック信号を出力するクロック同期回路が知られている。例えば、入力される補助クロック信号に対して、変更可能な所定の分周比で分周動作を行う分周器と、分周器から出力される分周クロック信号に基づいて動作する位相同期ループ回路と、所定の基準クロック信号が入力されており、この基準クロック信号と分周クロック信号との位相差が所定の範囲内にあるときに、分周器の分周比を所定の固定値に設定する分周比制御手段と、を備えるクロック同期回路が知られている（例えば、特開２０００−３１８１９号公報参照）。

また、ＶＣＸＯ発振回路と、このＶＣＸＯ発振回路の出力を入力する第１の分周回路と、外部から送られてくる基準クロックを入力する第２の分周回路と、この第１の分周回路と第２の分周回路の出力を入力する位相比較回路と、この位相比較回路の出力を入力しＶＣＸＯ発振回路用の所定の制御電圧を出力するフィルタ回路とを備えたＰＬＬ回路において、第１の分周回路の入力段に必要に応じて作動するゲート回路を装備し、フィルタ回路とＶＣＸＯ発振回路との間にサンプル・ホールド回路を装備し、外部から送られてくる基準クロックが断状態と成った場合に直ちにこれを検出するクロック断検出回路を設け、このクロック断検出回路からの出力信号に応じてゲート回路およびサンプル・ホールド回路を駆動制御する制御回路を設けたＰＬＬ回路が知られている（例えば、特開平５−１２９９４８号公報参照）。

特開２０００−３１８１９号公報 特開平５−１２９９４８号公報

従来のＰＬＬ回路は、ローカルクロック信号よりも低い周波数の基準クロック信号が入力される。ローカルクロック信号の周波数を高くするために発振周波数の高い水晶発信器を使うと、消費電力が大きくなる。

本発明の目的は、ローカルクロック信号に同期し、入力クロック信号に基づく周波数の出力クロック信号を出力することができる位相ロックループ回路を提供することである。

位相ロックループ回路は、出力クロックを分周する分周器を含み、ローカルクロックと分周された出力クロックとの位相差と応じて前記出力クロックの周波数を制御する制御ループと、前記出力クロックと前記出力クロックに基づいて取り込むデータに対応する入力クロックとの位相差に応じて、前記分周部の分周比を制御する制御部とを有する。

ローカルクロック信号に同期し、入力クロック信号に基づく周波数の出力クロック信号を出力することができる。

本発明の第１の実施形態による位相ロックループ（ＰＬＬ）回路の構成例を示すブロック図である。 図１のカウント判定回路の構成例を示す回路図である。 積差分回路の出力信号を示すタイムチャートである。 本発明の第２の実施形態による位相ロックループ回路の構成例を示すブロック図である。 図４のカウント判定回路の構成例を示す回路図である。 積差分回路の出力信号を示すタイムチャートである。

（第１の実施形態）
図１は、本発明の第１の実施形態による位相ロックループ（ＰＬＬ）回路の構成例を示すブロック図である。位相ロックループ回路１０１は、位相ロックループ回路１０２、第２の位相比較器１１１、カウント判定回路１１２及びアップ／ダウンカウンタ１１３を有する。位相ロックループ回路１０２は、第２の分周器１０６、第１の位相比較器１０７、ローパスフィルタ（ＬＰＦ）１０８、電圧制御発振器（ＶＣＯ）１０９及び第１の分周器１１０を有する。ローカルクロック発生器１０４は、例えば水晶発振器を有し、ローカルクロック信号ＣＫ２を生成する。位相ロックループ回路１０１は、外部から入力クロック信号ＣＫ１を入力し、入力クロック信号ＣＫ１と同じ周波数であり、かつローカルクロック信号ＣＫ２に同期した出力クロック信号ＣＫ３を出力することができる。また、位相ロックループ回路１０１は、外部から入力される入力クロック信号ＣＫ１が切断された場合にも、切断前と同じ周波数の出力クロック信号ＣＫ３を出力し続けることができる。例えば、ローカルクロック信号ＣＫ２は１０ＭＨｚ、入力クロック信号ＣＫ１及び出力クロック信号ＣＫ３は１００ＭＨｚである。

第２の分周器１０６は、ローカルクロック信号ＣＫ２を分周比Ｍで分周し、その分周したローカルクロック信号を第１の位相比較器１０７に出力する。分周比Ｍは、マイクロプロセッサ等により設定される。例えば、第２の分周器１０６は、１０ＭＨｚのローカルクロック信号ＣＫ２を入力し、１ｋＨｚのローカルクロック信号を出力する。第１の位相比較器１０７は、排他的論理和（ＸＯＲ）回路を有し、第２の分周器１０６が出力するローカルクロック信号及び第１の分周器１１０が出力する第１のクロック信号の位相を比較し、その比較の結果に応じた信号を出力する。ローパスフィルタ１０８は、第１の位相比較器１０７により出力される信号の低周波数帯域成分を通過させ、高周波数帯域成分を減衰させ、電圧制御発振器１０９に出力する。電圧制御発振器１０９は、ローパスフィルタ１０８により出力される信号の電圧に応じた周波数の出力クロック信号ＣＫ３を出力する。第１の分周器１１０は、電圧制御発振器１０９により出力される出力クロック信号ＣＫ３を分周比Ｎで分周し、その分周した出力クロック信号を第１のクロック信号として第１の位相比較器１０７に出力する。位相ロックループ回路１０２は、第１の分周器１１０が出力する第１のクロック信号と第２の分周器１０６が出力するローカルクロック信号との位相（周波数）が同じになるように、フィードバック制御され、出力クロック信号ＣＫ３が出力される。出力クロック信号ＣＫ３は、ローカルクロック信号ＣＫ２を逓倍率Ｎ／Ｍで逓倍された信号である。

第２の位相比較器１１１は、排他的論理和回路を有し、入力クロック信号ＣＫ１及び電圧制御発振器１０９により出力される出力クロック信号ＣＫ３の位相を比較し、その比較の結果に応じた位相信号ＰＡ及びＰＢを出力する。出力クロック信号ＣＫ３の周波数が入力クロック信号ＣＫ１の周波数より低いときには位相信号ＰＡがハイレベルになり、出力クロック信号ＣＫ３の周波数が入力クロック信号ＣＫ１の周波数より高いときには位相信号ＰＢがハイレベルになる。制御部は、カウント判定回路１１２及びアップ／ダウンカウンタ１１３を有し、第２の位相比較器１１１により出力される位相信号ＰＡ及びＰＢに応じて第１の分周器１１０の分周比Ｎを制御する。具体的には、制御部は、入力クロック信号ＣＫ１及び出力クロック信号ＣＫ３が同じ周波数になるように、分周比Ｎを制御する。

カウント判定回路１１２は、入力クロック信号ＣＫ１及びローカルクロック信号ＣＫ２を入力し、位相信号ＰＡ及びＰＢに応じて、周波数アップ信号ＵＰ、周波数ダウン信号ＤＮ、イネーブル信号ＥＮ、及び入力クロック信号ＣＫ１をアップ／ダウンカウンタ１１３に出力する。出力クロック信号ＣＫ３の周波数が入力クロック信号ＣＫ１の周波数より低いときには、位相信号ＰＡがハイレベルになり、周波数アップ信号ＵＰがハイレベルになる方向に作用する。また、出力クロック信号ＣＫ３の周波数が入力クロック信号ＣＫ１の周波数より高いときには、位相信号ＰＢがハイレベルになり、周波数ダウン信号ＤＮがハイレベルになる方向に作用する。イネーブル信号ＥＮは、周波数アップ信号ＵＰ又は周波数ダウン信号ＤＮがハイレベルのときにハイレベルになる。

アップ／ダウンカウンタ１１３は、入力クロック信号ＣＫ１及びローカルクロック信号ＣＫ２を入力し、イネーブル信号ＥＮ、周波数アップ信号ＵＰ及び周波数ダウン信号ＤＮに基づいてカウント値をアップ又はダウンさせ、第１の分周器１１０の分周比Ｎを設定する。また、アップ／ダウンカウンタ１１３は、リセット信号ＲＥＳＥＴによりリセットされる。

図２は、図１のカウント判定回路１１２の構成例を示す回路図である。カウント判定回路１１２は、積差分回路２０１及び入力クロック切断検出回路２０２を有する。入力クロック切断検出回路２０２は、カウンタ２０８，２０９、論理積（ＡＮＤ）回路２１０及びＤ型フリップフロップ回路２１１，２１２を有する。

カウンタ２０９は、ローカルクロック信号ＣＫ２のパルス数をカウントアップし、設定値（例えば１６）を超えると、オーバーフロー信号ＯＦをハイレベルにする。また、カウンタ２０９は、オーバーフロー信号ＯＦがハイレベルになると、カウント値を同期リセットする。Ｄ型フリップフロップ回路２１２は、ローカルクロック信号ＣＫ２に同期し、カウンタ２０９のオーバーフロー信号ＯＦを保持し、出力端子Ｑから出力する。Ｄ型フリップフロップ回路２１２は、カウンタ２０９のオーバーフロー信号ＯＦを１クロック遅延させる遅延器として機能する。カウンタ２０８は、入力クロック信号ＣＫ１のパルス数をカウントアップし、設定値（例えば３）を超えると、オーバーフロー信号ＯＦをハイレベルにする。また、カウンタ２０８は、Ｄ型フリップフロップ回路２１２の出力端子Ｑの信号がハイレベルになると、カウント値を非同期リセットする。論理積回路２１０は、カウンタ２０９のオーバーフロー信号ＯＦ及びローカルクロック信号ＣＫ２の論理積信号を出力する。Ｄ型フリップフロップ回路２１１は、論理積回路２１０の出力信号に同期し、カウンタ２０８のオーバーフロー信号ＯＦを保持し、出力端子Ｑから出力する。

入力クロック切断検出回路２０２は、入力クロック信号ＣＫ１の切断を検出する。入力クロック信号ＣＫ１のパルスが連続発生しているときには、カウンタ２０８のオーバーフロー信号ＯＦがハイレベルになり、Ｄ型フリップフロップ回路２１１の出力信号もハイレベルになる。これに対し、入力クロック信号ＣＫ１のパルスが停止すると、カウンタ２０８のオーバーフロー信号ＯＦがローレベルになり、Ｄ型フリップフロップ回路２１１の出力信号もローレベルになる。すなわち、Ｄ型フリップフロップ回路２１１の出力端子Ｑは、入力クロック信号ＣＫ１が切断されなければハイレベルになり、入力クロック信号ＣＫ１が切断されるとローレベルになる。

論理積回路２０３は、位相信号ＰＢ及びＤ型フロップ回路２１１の出力端子Ｑの信号の論理積信号を出力する。論理積回路２０４は、位相信号ＰＡ及びＤ型フロップ回路２１１の出力端子Ｑの信号の論理積信号を出力する。ｎｐｎトランジスタ２２１は、ベースが論理積回路２０３の出力端子に接続され、コレクタが抵抗２２４を介して電源電位ノードに接続され、エミッタが基準電位ノード（グランド電位ノード）に接続される。ｐｎｐトランジスタ２２２は、ベースがｎｐｎトランジスタ２２１のコレクタに接続され、エミッタが抵抗２２５を介して電源電位ノードに接続され、コレクタがノードＮ１に接続される。ｎｐｎトランジスタ２２３は、ベースが論理積回路２０４の出力端子に接続され、コレクタがノードＮ１に接続され、エミッタが抵抗２２６を介して基準電位ノードに接続される。抵抗２２７は、電源電位ノード及びノードＮ１間に接続される。抵抗２２８は、ノードＮ１及び基準電位ノード間に接続される。抵抗２２９は、ノードＮ１及び容量２３０の上電極間に接続される。容量２３０の下電極は、基準電位ノードに接続される。

図３は、積差分回路２０１の出力信号を示すタイムチャートである。まず、入力クロック信号ＣＫ１が連続発生し、Ｄ型フリップフロップ回路２１１の出力端子Ｑがハイレベルになったときの積差分回路２０１の動作を説明する。位相信号ＰＢがハイレベル、位相信号ＰＡがローレベルになると、トランジスタ２２１及び２２２がオンし、トランジスタ２２３がオフする。すると、容量２３０には、電源電位ノードから電流が流れ込み、容量２３０は充電され、電源電位ＶＣＣに向けて電圧が上昇する。容量２３０は、位相信号ＰＢの積分電圧を充電する。逆に、位相信号ＰＢがローレベル、位相信号ＰＡがハイレベルになると、トランジスタ２２１及び２２２がオフし、トランジスタ２２３がオンする。すると、容量２３０から基準電位ノードへ電流が流れ、容量２３０は放電し、電圧が０Ｖに向けて下降する。容量２３０は、位相信号ＰＡの積分電圧を放電する。その結果、容量２３０は位相信号ＰＢの積分電圧と位相信号ＰＡの積分電圧の差電圧を保持し、積差分回路２０１は容量２３０の電圧を出力する。積分を行うことにより、分周比Ｎの制御の急激な変化を防止することができる。位相ロックループ回路１０２のフィードバック制御により、積差分回路２０１の出力信号はＶＣＣ／２に収束し、出力クロック信号ＣＫ３は入力クロック信号ＣＫ１とほぼ同じ周波数に収束する。

次に、入力クロック信号ＣＫ１が切断され、Ｄ型フリップフロップ回路２１１の出力端子Ｑがローレベルになったときの積差分回路２０１の動作を説明する。Ｄ型フリップフロップ回路２１１の出力端子Ｑがローレベルになると、トランジスタ２２１〜２２３がオフする。すると、ノードＮ１は、抵抗２２７及び２２８の抵抗分割により中間電位のアイドル電位ＶＣＣ／２に向けて変化し、やがてアイドル電位ＶＣＣ／２に落ち着く。例えば、電源電位ＶＣＣが５Ｖ、基準電位ノードが０Ｖのとき、ノードＮ１は２．５Ｖになる。

抵抗２３１〜２３３は、電源電位ノード及び基準電位ノード間に直列に接続される。抵抗２３４は、抵抗２３１及び２３２の相互接続点とオペアンプ（比較器）２０５の−入力端子との間に接続される。抵抗２３５は、容量２３０の上電極及びオペアンプ２０５の＋入力端子間に接続される。抵抗２３８は、オペアンプ２０５の出力端子及び＋入力端子間に接続される。オペアンプ２０５は、積差分回路２０１の出力電圧が閾値電圧３０２（図３）より高いときにはハイレベルの周波数ダウン信号ＤＮを出力し、低いときにはローレベルの周波数ダウン信号ＤＮを出力する。

抵抗２３７は、抵抗２３２及び２３３の相互接続点とオペアンプ２０６の＋入力端子との間に接続される。抵抗２３６は、容量２３０の上電極及びオペアンプ２０６の−入力端子間に接続される。抵抗２３９は、オペアンプ２０６の出力端子及び＋入力端子間に接続される。オペアンプ２０６は、積差分回路２０１の出力電圧が閾値電圧３０３（図３）より低いときにはハイレベルの周波数アップ信号ＵＰを出力し、高いときにはローレベルの周波数アップ信号ＵＰを出力する。

論理和（ＯＲ）回路２０７は、周波数ダウン信号ＤＮ及び周波数アップ信号ＵＰの論理和信号をイネーブル信号ＥＮとして出力する。閾値電圧３０２及び３０３の間は、不感電位３０１である。アップ／ダウンカウンタ１１３は、周波数アップ信号ＵＰ及び周波数ダウン信号ＤＮに基づいてカウント値をアップ又はダウンさせ、第１の分周器１１０の分周比Ｎを設定する。周波数アップ信号ＵＰがハイレベルになると、分周比Ｎを大きくし、出力クロック信号ＣＫ３の周波数を高くする。また、周波数ダウン信号ＤＮがハイレベルになると、分周比Ｎを小さくし、出力クロック信号ＣＫ３の周波数を低くする。図３に示すように、アップ／ダウンカウンタ１１３のカウント値のアップ及びダウンを繰り返しながら、出力クロック信号ＣＫ３の周波数は入力クロック信号ＣＫ１の周波数に近づき、最後には入力クロック信号ＣＫ１の周波数付近で安定する。電源がオンされると、ハイレベルの周波数アップ信号ＵＰが出力される。また、位相信号ＰＡ及びＰＢがローレベルのときには、容量２３０の電位はアイドル電位ＶＣＣ／２に近づく。

入力クロック切断検出回路２０２は、一定時間内の入力クロック信号ＣＫ１のパルス数をカウンタ２０８で計測し、カウント値が一定値以下のときに入力クロック信号ＣＫ１の切断と判断し、積差分回路２０１の動作を停止させ、容量２３０の電位をアイドル電位ＶＣＣ／２に近づける。さらには、入力クロック信号ＣＫ１が切断した瞬間にアップ／ダウンカウンタ１１３に入力される入力クロック信号ＣＫ１が停止し、アップ／ダウンカウンタ１１３の動作は停止する。

入力クロック信号ＣＫ１が切断されると、容量２３０の電位はアイドル電位ＶＣＣ／２になり、周波数ダウン信号ＤＮ及び周波数アップ信号ＵＰがローレベルになる。その結果、アップ／ダウンカウンタ１１３は、入力クロック信号ＣＫ１の切断前の分周比Ｎを保持し、第１の分周器１１０の分周比Ｎを維持する。すなわち、入力クロック切断回路２０２により入力クロック信号ＣＫ１の切断が検出されると、アップ／ダウンカウンタ１１３は、入力クロック信号ＣＫ１の切断前の第１の分周器１１０の分周比Ｎを保持し、その保持した分周比Ｎで分周するように第１の分周器１１０を制御する。

以上のように、どのような周波数の入力クロック信号ＣＫ１が入力されるかわからない用途においても、ローカルクロック信号ＣＫ２を分周比Ｍで分周したクロック信号をベース周波数とし、ローカルクロック信号ＣＫ２を逓倍率Ｎ／Ｍで逓倍した出力クロック信号ＣＫ３を出力する。上記のベース周波数を周波数単位（例えば、１ｋＨｚ、１００ｋＨｚ又は１ＭＨｚ等）として逓倍することにより、多種多様な周波数の出力クロック信号ＣＫ３を出力することができ、またＬＳＩが必要とする周波数と実際に入力される入力クロック信号ＣＫ１に微妙な差異がある場合は、このローカルクロック信号ＣＫ２から生成したベース周波数のクロック信号で補正され、出力クロック信号ＣＫ３の品質が向上する。

なお、ローカルクロック信号ＣＫ２の周波数を高くするためにローカルクロック発生器１０４として発振周波数の高い水晶発振器を使うと、輻射ノイズが大きくなり、消費電力が高くなってしまう。本実施形態では、ローカルクロック信号ＣＫ２の周波数が低くても、分周比Ｎを制御することにより、高い周波数の出力クロック信号ＣＫ３を生成することができる。

（第２の実施形態）
図４は、本発明の第２の実施形態による位相ロックループ回路の構成例を示すブロック図である。本実施形態は、第１の実施形態に対して、第２の分周器１０６の分周比Ｍがアップ／ダウンカウンタ１１３により制御される点が異なる。以下、本実施形態が第１の実施形態と異なる点を説明する。カウント判定回路１１２は、３ビットの周波数アップ信号ＵＰ０〜ＵＰ２及び３ビットの周波数ダウン信号ＤＮ０〜ＤＮ２をアップ／ダウンカウンタ１１３に出力する。アップ／ダウンカウンタ１１３は、３ビットの周波数アップ信号ＵＰ０〜ＵＰ２及び３ビットの周波数ダウン信号ＤＮ０〜ＤＮ２を基に、第１の分周器１１０の分周比Ｎ及び第２の分周器１０６の分周比Ｍを制御する。

図５は図４のカウント判定回路１１２の構成例を示す回路図であり、図６は積差分回路２０１の出力信号を示すタイムチャートである。図５は、図２に対して、積差分回路２０１の後段の回路が異なる。以下、図５が図２と異なる点を説明する。抵抗５２１〜５２７は、電源電位ノード及び基準電位ノード間に直列に接続される。

抵抗５２８は、抵抗５２１及び５２２の相互接続点とオペアンプ（比較器）５０５の−入力端子との間に接続される。抵抗５２９は、容量２３０の上電極及びオペアンプ５０５の＋入力端子間に接続される。抵抗５４０は、オペアンプ５０５の出力端子及び＋入力端子間に接続される。オペアンプ５０５は、積差分回路２０１の出力電圧が閾値電圧Ｘ１（図６）より高いときにはハイレベルの周波数ダウン信号ＤＮ２を出力し、低いときにはローレベルの周波数ダウン信号ＤＮ２を出力する。

抵抗５３０は、抵抗５２２及び５２３の相互接続点とオペアンプ５０６の−入力端子との間に接続される。抵抗５３１は、容量２３０の上電極及びオペアンプ５０６の＋入力端子間に接続される。抵抗５４１は、オペアンプ５０６の出力端子及び＋入力端子間に接続される。オペアンプ５０６は、積差分回路２０１の出力電圧が閾値電圧Ｙ１（図６）より高いときにはハイレベルの周波数ダウン信号ＤＮ１を出力し、低いときにはローレベルの周波数ダウン信号ＤＮ１を出力する。

抵抗５３２は、抵抗５２３及び５２４の相互接続点とオペアンプ５０７の−入力端子との間に接続される。抵抗５３３は、容量２３０の上電極及びオペアンプ５０７の＋入力端子間に接続される。抵抗５４２は、オペアンプ５０７の出力端子及び＋入力端子間に接続される。オペアンプ５０７は、積差分回路２０１の出力電圧が閾値電圧Ｚ１（図６）より高いときにはハイレベルの周波数ダウン信号ＤＮ０を出力し、低いときにはローレベルの周波数ダウン信号ＤＮ０を出力する。

抵抗５３５は、抵抗５２４及び５２５の相互接続点とオペアンプ５０８の＋入力端子との間に接続される。抵抗５３４は、容量２３０の上電極及びオペアンプ５０８の−入力端子間に接続される。抵抗５４３は、オペアンプ５０８の出力端子及び＋入力端子間に接続される。オペアンプ５０８は、積差分回路２０１の出力電圧が閾値電圧Ｚ２（図６）より低いときにはハイレベルの周波数アップ信号ＵＰ０を出力し、高いときにはローレベルの周波数アップ信号ＵＰ０を出力する。

抵抗５３７は、抵抗５２５及び５２６の相互接続点とオペアンプ５０９の＋入力端子との間に接続される。抵抗５３６は、容量２３０の上電極及びオペアンプ５０９の−入力端子間に接続される。抵抗５４４は、オペアンプ５０９の出力端子及び＋入力端子間に接続される。オペアンプ５０９は、積差分回路２０１の出力電圧が閾値電圧Ｙ２（図６）より低いときにはハイレベルの周波数アップ信号ＵＰ１を出力し、高いときにはローレベルの周波数アップ信号ＵＰ１を出力する。

抵抗５３９は、抵抗５２６及び５２７の相互接続点とオペアンプ５１０の＋入力端子との間に接続される。抵抗５３８は、容量２３０の上電極及びオペアンプ５１０の−入力端子間に接続される。抵抗５４５は、オペアンプ５１０の出力端子及び＋入力端子間に接続される。オペアンプ５１０は、積差分回路２０１の出力電圧が閾値電圧Ｘ２（図６）より低いときにはハイレベルの周波数アップ信号ＵＰ２を出力し、高いときにはローレベルの周波数アップ信号ＵＰ２を出力する。

論理和回路５１１は、周波数ダウン信号ＤＮ０〜ＤＮ２及び周波数アップ信号ＵＰ０〜ＵＰ２の論理和信号をイネーブル信号ＥＮとして出力する。閾値電圧Ｚ１及びＺ２の間は、不感電位６０１である。

周波数アップ信号ＵＰ０〜ＵＰ２及び周波数ダウン信号ＤＮ０〜ＤＮ２は、積差分回路２０１の出力電位とアイドル電位ＶＣＣ／２との差分値の大きさを示す。

積差分回路２０１の出力電圧が閾値電圧Ｘ１以上のときは、周波数ダウン信号ＤＮ０，ＤＮ１，ＤＮ２及びイネーブル信号ＥＮがハイレベルになる。すると、アップ／ダウンカウンタ１１３は、分周比ＭをＭ−１に、分周比Ｎを（Ｎ−Ｎ／Ｍ）−１に変更する。すなわち、分周比Ｎを支配的にした上で分周比Ｎをカウントダウンする。これにより、出力クロック信号ＣＫ３の逓倍率Ｎ／Ｍを最大幅で減少させることができる。

また、積差分回路２０１の出力電圧が閾値電圧Ｙ１及びＺ１の間であるときは、周波数ダウン信号ＤＮ０のみとイネーブル信号ＥＮがハイレベルになる。すると、アップ／ダウンカウンタ１１３は、分周比ＭをＭ＋１に、分周比Ｎを（Ｎ＋Ｎ／Ｍ）−１に変更する。すなわち、分周比Ｎを非支配的にした上で分周比Ｎをカウントダウンする。これにより、出力クロック信号ＣＫ３の逓倍率Ｎ／Ｍを最小幅で減少させることができる。

また、積差分回路２０１の出力電圧が閾値電圧Ｘ１及びＹ１の間であるときは、周波数ダウン信号ＤＮ０，ＤＮ１及びイネーブル信号ＥＮがハイレベルになる。すると、アップ／ダウンカウンタ１１３は、分周比Ｍの大きさを変更しないで分周比ＮをＮ−１に変更する。これにより、出力クロック信号ＣＫ３の逓倍率Ｎ／Ｍを中位幅で減少させることができる。

また、積差分回路２０１の出力電圧が閾値電圧Ｘ２以下のときは、周波数アップ信号ＵＰ０，ＵＰ１，ＵＰ２及びイネーブル信号ＥＮがハイレベルになる。すると、アップ／ダウンカウンタ１１３は、分周比ＭをＭ−１、分周比Ｎを（Ｎ−Ｎ／Ｍ）＋１に変更する。すなわち、分周比Ｎを支配的にした上で分周比Ｎをカウントアップする。これにより、出力クロック信号ＣＫ３の逓倍率Ｎ／Ｍを最大幅で増加させることができる。

また、積差分回路２０１の出力電圧が閾値電圧Ｙ２及びＺ２の間であるときは、周波数アップ信号ＵＰ０のみとイネーブル信号ＥＮがハイレベルになる。すると、アップ／ダウンカウンタ１１３は、分周比ＭをＭ＋１、分周比Ｎを（Ｎ＋Ｎ／Ｍ）＋１に変更する。すなわち、分周比Ｎを非支配的にした上で分周比Ｎをカウントアップする。これにより、出力クロック信号ＣＫ３の逓倍率Ｎ／Ｍを最小幅で増加させることができる。

また、積差分回路２０１の出力電圧が閾値電圧Ｘ２及びＹ２の間であるときは、周波数アップ信号ＵＰ０，ＵＰ１及びイネーブル信号ＥＮがハイレベルになる。すると、アップ／ダウンカウンタ１１３は、分周比Ｍの大きさを変更しないで分周比ＮをＮ＋１に変更する。これにより、出力クロック信号ＣＫ３の逓倍率Ｎ／Ｍを中位幅で増加させることができる。

アップ／ダウンカウンタ１１３は、カウント判定回路１１２により出力される信号ＵＰ０〜ＵＰ２，ＤＮ０〜ＤＮ２に応じて第１の分周器１１０の分周比Ｎ及び第２の分周器１０６の分周比Ｍを制御する。

入力クロック切断検出回路２０２により入力クロック信号ＣＫ１の切断が検出されると、アップ／ダウンカウンタ１１３は、入力クロック信号ＣＫ１の切断前の第１の分周器１１０の分周比Ｎ及び第２の分周器１０６の分周比Ｍを保持し、その保持した分周比Ｎ及びＭで分周するように第１の分周器１１０及び第２の分周器１０６をそれぞれ制御する。

これらの制御によって、出力クロック信号ＣＫ３の周波数が入力クロック信号ＣＫ１に対して所定範囲内の周波数となるように動作する。さらには、入力クロック信号ＣＫ１の切断時には、分周比Ｎ及びＭを固定化して、出力クロック信号ＣＫ３の周波数をホールドする。出力クロック信号ＣＫ３の逓倍率Ｎ／Ｍの分母も制御するので、出力クロック信号ＣＫ３の周波数は限りなく入力クロック信号ＣＫ１の周波数と同じになるように近づく。

なお、図６に示すように、閾値電圧は、「Ｘ２＜Ｙ２＜Ｚ２＜Ｚ１＜Ｙ１＜Ｘ１」の関係にある。また、それぞれの閾値電圧に対してヒステリシス特性を持たせてもよい。また、閾値電圧の数をより多くし、逓倍率Ｎ／Ｍの分子及び分母の制御をより細かくしてもよい。

逓倍率Ｎ／Ｍの可変量は、位相比較器１１１による出力クロック信号ＣＫ３及び入力クロック信号ＣＫ１の位相差の大きさに基づいた制御を行い、位相差が大きい時は逓倍率Ｎ／Ｍを大きく変化させ、また位相差が小さい時は逓倍率Ｎ／Ｍを小さく変化させる。

また、第１の実施形態及び第２の実施形態のカウント判定回路１１２は、一部をアナログ回路で例示したが、すべてをデジタル回路で構成してもよい。

第１及び第２の実施形態では、入力クロック信号ＣＫ１に近い周波数の出力クロック信号ＣＫ３が出力され、また分周比に基づいたクロック信号生成方法であるため、環境条件に時間的変化があっても同一周波数が保たれる。

所定の周波数になった後、ジッタやノイズの影響を受けにくくするため、分周比変更検出レベル（閾値電圧）にヒステリシス特性を持たせて、小さな変化に対しては分周比を変えないことで周波数安定度を向上させることができる。また、入力クロック信号ＣＫ１の周波数が途中で変更された場合、周波数の変更を第２の位相比較器１１１によって現在の出力クロック信号ＣＫ３と入力クロック信号ＣＫ１の位相差を検出し、分周比を可変することによって出力クロック信号ＣＫ３の周波数が入力クロック信号ＣＫ１に対して所定範囲内の周波数となるように分周比を可変する動作を行う。

また、入力クロック信号ＣＫ１が切断したときは、入力クロック信号ＣＫ１の切断を判断し、分周比を固定化して、切断直前の周波数を維持した出力クロック信号ＣＫ３を出力する。なお、入力クロック信号ＣＫ１の切断時に、分周比の変化量を小さくしておき、入力クロック信号ＣＫ１が再開された時に、分周比の固定化を解除して分周比の変化量の小さいところから変化開始させることで、入力クロック信号ＣＫ１の位相が入力クロック信号ＣＫ１の切断の前後で変化していても再同期した出力クロック信号ＣＫ３にグリッジノイズや不連続なクロックが発生せず、また入力クロック信号ＣＫ１の周波数が入力クロック信号ＣＫ１の切断の前後で変えられていても出力クロック信号ＣＫ３を途切れさせずに入力クロック信号ＣＫ１の周波数に追従することができる。

また、電源投入時はシステム全体の電圧が０Ｖである点に着目し、分周比の可変量の制御電圧について０Ｖを周波数アップ制御量の最大として配置し、電圧が徐々に上がるにつれて周波数アップ制御量を小さくし、電源電位ＶＣＣと０Ｖとの中間電位ＶＣＣ／２をアイドル電位とすることにより、電源投入初期の周波数の立ち上がり特性を改善し、目的の周波数への到達速度を向上させることができる。

入力クロック信号ＣＫ１の切断判定は、入力クロック信号ＣＫ１のパルスを数えるカウンタ２０８とローカルクロック信号のパルスを数えるカウンタ２０９を用いて、カウンタ２０９のカウント値がゼロから指定のカウント値にカウントアップするまでの期間内にカウンタ２０８で入力クロック信号ＣＫ１のパルス数を計測する。カウンタ２０８のカウント値が指定のカウント値以上のとき入力クロック信号ＣＫ１が継続していると判断し、指定のカウント値以下のとき入力クロック信号ＣＫ１が切断していると判断し、その判断結果を次の計測期間が終了するまでラッチする。

分周比の可変量は、第２の位相比較器１１１による出力クロック信号ＣＫ３及び入力クロック信号ＣＫ１の位相差の大きさに基づいた制御を行うことで、入力クロック信号ＣＫ１の周波数に限りなく近い出力クロック信号ＣＫ３が出力される。また、入力クロック信号ＣＫ１が途切れた瞬間に分周比の可変をやめ、分周比を固定化させることで、電圧・温度変化があっても出力クロック信号ＣＫ３の周波数が一定に保たれる。

さらに、入力クロック信号ＣＫ１が切断中に、分周比の制御量を減少させておくことで、入力クロック信号ＣＫ１の再開時に突然大きく分周比が変化してしまうことを防止し、かつ変化量を小さくしておくことでグリッジノイズや不連続なクロックの発生を防止することができる。

また、電源投入時はシステム全体の電圧が０Ｖであるので、周波数アップ制御に対する分周比の可変量が最大量で変化し、電源投入初期の周波数の立ち上がりが速く、目的の周波数への到達速度が向上する。また、ローカルクロック信号ＣＫ２の分周比を逓倍のベース周波数となる値に設定することで、周波数の選択性が広く、ＬＳＩが必要とする周波数と実際に入力される入力クロック信号ＣＫ１に微妙な差異がある場合には、生成したベース周波数のクロック信号で補正することができる。

また、第２の実施形態では、ローカルクロック信号ＣＫ２の分周比を逓倍のベース周波数となる値に設定せずに、ローカルクロック信号ＣＫ２の分周比Ｍも含めて分周比Ｎ及びＭの制御を行うことで、出力クロック信号ＣＫ３の周波数は入力クロック信号ＣＫ１の周波数と等価になるレベルに限りなく近づくので、より高精度の周波数でクロックホールドが可能となる。

また、入力クロック信号ＣＫ１の周波数に依存せずに単位時間毎に入力クロック信号ＣＫ１の切断を判定するので、実際に入力クロック信号ＣＫ１が切断してから判定結果が出るまでの時間が固定であり、位相信号ＰＡ及びＰＢを積分する回路でこの期間の影響が出にくい積分係数を入力クロック信号ＣＫ１の周波数に依存せずにぎりぎりの固定係数で設定できるため、入力クロック信号ＣＫ１の切断と継続を迅速に判断することができる。

第１及び第２の実施形態では、どのような入力クロック信号ＣＫ１が入力されても入力クロック信号ＣＫ１の周波数に近い出力クロック信号ＣＫ３を得ることができる。入力クロック信号ＣＫ１の切断と再開の検出を迅速に行い、入力クロック信号ＣＫ１が切断されても安定した出力クロック信号ＣＫ３を継続し、ジッタに耐性があること、及び環境条件等の変化による出力クロック信号ＣＫ３の周波数変動を抑制する。また、入力クロック信号ＣＫ１の供給が再開された時に入力クロック信号ＣＫ１への再同期の結果、出力クロック信号ＣＫ３が不連続にならないこと及び入力クロック信号ＣＫ１の供給が再開された時に入力クロック信号ＣＫ１の周波数が変更されても出力クロック信号ＣＫ３が入力クロック信号ＣＫ１に追従することができる。

以上のことにより、入力クロック信号ＣＫ１の切断時や再開時にＬＳＩの要求仕様を満たす品質のよい出力クロック信号ＣＫ３を得ることができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１，１０２ 位相ロックループ回路
１０４ ローカルクロック発生器
１０６ 第２の分周器
１０７ 第１の位相比較器
１０８ ローパスフィルタ
１０９ 電圧制御発振器
１１０ 第１の分周器
１１１ 第２の位相比較器
１１２ カウント判定回路
１１３ アップ／ダウンカウンタ

Claims (7)

1. 位相ロックループ回路であって、
   出力クロックを分周する分周器を含み、ローカルクロックと分周された出力クロックとの位相差と応じて前記出力クロックの周波数を制御する制御ループと、
   前記出力クロックと前記出力クロックに基づいて取り込むデータに対応する入力クロックとの位相差に応じて、前記分周部の分周比を制御する制御部と
   を有することを特徴とする位相ロックループ回路。
2. ローカルクロック信号及び第１のクロック信号の位相を比較し、その比較の結果に応じた信号を出力する第１の位相比較器と、
   前記第１の位相比較器により出力される信号の電圧に応じた周波数の出力クロック信号を出力する電圧制御発振器と、
   前記電圧制御発振器により出力される出力クロック信号を分周し、その分周した出力クロック信号を前記第１のクロック信号として前記第１の位相比較器に出力する第１の分周器と、
   入力クロック信号及び前記電圧制御発振器により出力される出力クロック信号の位相を比較し、その比較の結果に応じた信号を出力する第２の位相比較器と、
   前記第２の位相比較器により出力される信号に応じて前記第１の分周器の分周比を制御する制御部と
   を有することを特徴とする位相ロックループ回路。
3. さらに、前記ローカルクロック信号を分周し、その分周したローカルクロック信号を前記第１の位相比較器に出力する第２の分周器を有し、
   前記第１の位相比較器は、前記分周したローカルクロック信号及び前記第１のクロック信号の位相を比較することを特徴とする請求項２記載の位相ロックループ回路。
4. 前記制御部は、前記入力クロック信号の切断を検出する入力クロック切断検出部を有し、前記入力クロック信号の切断を検出すると、前記入力クロック信号の切断前の前記第１の分周器の分周比を保持し、その保持した分周比で分周するように前記第１の分周器を制御することを特徴とする請求項２又は３記載の位相ロックループ回路。
5. 前記制御部は、前記第２の位相比較器により出力される信号に応じて前記第１の分周器の分周比及び前記第２の分周器の分周比を制御することを特徴とする請求項３記載の位相ロックループ回路。
6. 前記制御部は、前記入力クロック信号の切断を検出する入力クロック切断検出部を有し、前記入力クロック信号の切断を検出すると、前記入力クロック信号の切断前の前記第１の分周器の分周比及び前記第２の分周器の分周比を保持し、その保持した分周比で分周するように前記第１の分周器及び前記第２の分周器をそれぞれ制御することを特徴とする請求項５記載の位相ロックループ回路。
7. さらに、前記第１の位相比較器により出力される信号の低周波数帯域成分を通過させ、高周波数帯域成分を減衰させ、前記電圧制御発振器に出力するローパスフィルタを有することを特徴とする請求項２〜６のいずれか１項に記載の位相ロックループ回路。

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