JP3367465B2 - 発振周波数調整装置 - Google Patents

発振周波数調整装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、発振周波数調整装
置に関し、特に周波数と位相とによって制御される電圧
制御発振回路を備える発振周波数調整装置に関する。
【０００２】
【従来の技術】近年、パソコン用のモニタには、画像の
ピクセル数、例えばＶＧＡ、ＳＶＧＡに応じて複数の周
波数に同期した信号が入力される。これら複数の周波数
に同期した信号においても、モニタ上での画面サイズと
画像位置とを同じにする必要がある。そのため、このよ
うな複数の周波数の入力信号に対応することができるマ
ルチシンクモニタが広く使用されている。マルチシンク
モニタには、同期信号処理を行うためのマルチシンクモ
ニタ用同期信号処理ＩＣが組み込まれている。このＩＣ
の機能として、発振周波数調整回路として水平出力周波
数自動調整回路が組み込まれている。この水平周波数自
動調整回路は、水平入力周波数が変化したときに、ＩＣ
の自走発振周波数を変化追従させ、周波数及び位相を一
致させる機能を有する回路である。
【０００３】この機能を実現させるために、従来使用さ
れてきた水平周波数自動調整装置のブロック図を図８に
示す。この水平周波数自動調整装置は、入力信号１０１
をカウントし、その周波数に対応したカウント値５０１
をDAC５２に出力するカウンタ回路５１、カウント値５
０１を元にDC電圧５０２を発生するデジタルアナログコ
ンバータ（ＤＡＣ）５２、DC電圧５０２を元に自走発振
出力５０３を発生する電圧制御発信器５３、自走発信出
力５０３と入力信号１０１とが供給され、両者の位相を
一致させるように制御信号５０４を電圧制御発振器５３
に出力する位相比較器５４とを備えて構成される。
【０００４】次に、この水平周波数自動調整装置の動作
を簡単に説明する。入力信号１０１とDC電圧５０２との
特性を図９のグラフに示す。図９から明らかなとおり、
入力信号１０１の周波数によって、DC電圧５０２の値は
一意的に決定されることがわかる。同様に、DC電圧５０
２と自走発振出力５０３との特性を図１０のグラフに示
す。図１０から明らかなとおり、DC電圧５０２が決まれ
ば、自走発振出力５０３の周波数も一意的に決まること
がわかる。従って、図１０において、グラフの傾きを調
節し、入力信号１０１の周波数と自走発振周波数５０３
の周波数とが一致するように設定することで、入力信号
の周波数が変化しても自走発振出力が同じ周波数となる
ように制御することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、この従
来技術には、ＩＣのバラツキによって自走発振出力の周
波数が異なり、入力信号と一致させるために調整が必要
であるという問題点がある。すなわち、ＩＣを構成する
電圧制御発振器５３のバラツキが大きいということであ
る。電圧制御発振器５３は、内部のコンデンサの充放電
で自走発振出力５０３を生成しているが、ＩＣ個々のバ
ラツキでコンデンサの容量値がばらつくため、図１１に
示すようにDC電圧−自走発振周波数特性がずれてしまう
ことがある。例えば、図１１において実線が本来の特性
とすると、バラツキで点線のような特性になることも考
えられ、同じDC電圧ｖ１でも自走発振出力５０３の周波
数がずれてしまい、もし、周波数ずれの量が位相比較器
５４で補正できない程の量になってしまった場合には位
相を合わせ込むことができず、位相の一致した信号を出
力することができなくなる。このため従来は、個々のＩ
Ｃ毎にDC電圧−自走発振周波数特性を合わせ込む必要が
あり、調整用の信号と調整回路が必要となるため回路規
模が大きくなると共に調整に時間がかかるという問題が
あった。
【０００６】また、バラツキの大きいＩＣ内部のコンデ
ンサを使用する変わりに、精度の高いコンデンサを外付
けにする方法も存在するが、外部コンデンサと接続をす
るための外部出力端子が必要となりＩＣの端子数が増え
る等の問題があり実用的でない。
【０００７】従って、本発明の目的は、ＩＣ内部のコン
デンサのバラツキにかかわらず、入力信号の周波数の変
化に応答して自走発信周波数を自動的に変化させて追従
させることができる発信周波数調整装置を提供すること
にある。
【０００８】
【課題を解決するための手段】本発明の発振周波数調整
装置は、入力信号の周波数と自走発振出力の周波数とを
比較し一致した場合に一致信号を出力する周波数比較器
と、前記一致信号が出力されるまでの間第１の制御電圧
を一方向に変化させ、前記一致信号が出力されると前記
第１の制御電圧の変化を停止する電圧発生回路と、前記
一致信号が出力されたことに応答して前記入力信号が供
給され前記自走発振信号と前記入力信号との位相を比較
し位相差に基づいた第２の制御信号を出力する位相比較
器と、前記第１の制御電圧及び前記第２の制御電圧に応
答して前記自走発振信号を出力する電圧制御発振器とを
備えることを特徴とする。
【０００９】このような構成を備えることによって、電
圧制御発振器をまず周波数によって制御し、続いて位相
によって制御することができ、電圧制御発振器の発振周
波数がコンデンサの容量等のデバイス上のバラツキによ
って変動していたとしても、大雑把に周波数によって電
圧制御発振器の発振周波数を合わせこみ、続いて細かく
位相を合わせこむことによって、バラツキに依存しない
発振周波数調整装置を提供することができる。
【００１０】
【発明の実施の形態】本発明による発振周波数調整装置
の実施の形態は、入力信号を分周したパルスで自走発振
周波数を一定量変化させ、１回変化する毎に入力周波数
と周波数比較して自走発振出力と入力信号との周波数を
自動的に一致させるものである。
【００１１】図１において、入力信号が入ると分周パル
スが出力され、このパルスのタイミングでカウンタのデ
ータが上がっていく。次の分周パルスがカウンタに入る
前に周波数比較器にて入力信号と自走発振信号の周波数
が比較され、一致していなければそのままカウンタを動
作させ次の分周パルスでカウンタのデータが上がり、再
び周波数比較が行われる。もし、周波数比較器が入力信
号と自走発振信号の周波数が一致したと見なしたら、カ
ウンタを止めて分周パルスが入ってきてもカウンタのデ
ータを変えないようにする。
【００１２】これにより、入力信号を入れるだけで自動
的に自走発振周波数を入力信号の周波数と一致させるこ
とができる。
【００１３】以下、本発明について、図面を参照しなが
ら詳述する。
【００１４】本発明の第１の実施例による発振周波数調
整装置１は、入力信号１０１を分周してパルス１０３を
出力する分周器１０、一致信号１０７によりパルス１０
３を供給・遮断するスイッチ１２、スイッチ１２の出力
が入力に接続されたカウンタ１１、カウンタ１１のデジ
タル出力値に応答したＤＣ電圧１０４を出力するD/Aコ
ンバータ（ＤＡＣ）１３、DC電圧１０４に応答した自走
発振出力１０５を出力する電圧制御発振器１４、入力信
号１０１を供給・遮断するスイッチ１７、自走発振出力
１０５及びスイッチ１７の出力が入力され制御信号１０
６によって自走発振出力１０５と入力信号１０１の位相
を一致させるように電圧制御発振器１４を制御する位相
比較器１５、自走発振出力１０５及び入力信号１０１が
入力され、周波数が一致した場合に一致信号１０７をス
イッチ１２、１７に出力する周波数比較器１６、入力信
号１０１と自走発振出力１０５と一致信号１０７および
分周パルス１０３が供給され、一致信号１０７を受ける
と分周パルス１０３を元に一定量遅延された後に入力信
号１０１と自走発振出力１０５の位相を比較し、一致し
ていればＨｉ、一致していなければＬｏをLock/Unlock
信号１０８として出力するＬｏｃｋ検出器１８、Lock/U
nlock信号１０８の立ち下がりエッジでデータ（Hi）を
とりこみ、アップダウン信号１１１をカウンタ１１に出
力し、カウンタ１１のカウント値が"00"になるとリセッ
トされるフリップフロップ２０を備えて構成される。
【００１５】図２は、本発明の実施例における周波数比
較器１６の構成例を示すブロック図である。周波数比較
器１６は分周器４１とカウンタ４２と比較器４３で構成
される。分周器４１には入力信号１０１が供給され、入
力信号１０１をｎ分周したWindowパルス４４をカウンタ
４２に出力する。カウンタ４２はWindowパルス４４がHi
の期間のみ動作する。カウンタ４２には自走発振出力１
０５が供給され、その周期をWindowパルス４４に基づい
てカウントし、Windowパルス４４がHiからLoに切り替わ
るときのカウンタ値４５を比較器４３に出力する。比較
器４３はカウント値４５と、あらかじめ与えられている
分周器４１の分周比とを比較し、一致していれば一致信
号１０７を出力する。
【００１６】次に、図１の回路の動作について説明す
る。まず、分周器１０、周波数比較器１６、カウンタ回
路１１の動作波形図を図３に示す。ここでは、分周器１
０の分周比を８に設定している。t=0のタイミングで入
力信号１０１が入った場合、分周器１０は入力信号１０
１を８分の１分周したパルス１０３を発生する。カウン
タ回路１１はスイッチ１２を介して供給されるパルス１
０３の立ち上がりでカウント値を１つ上げて、t=t1のタ
イミングでカウント値が"00"から"01"に変化する。ここ
で、周波数比較器１６内の分周器４１から出力されるWi
ndowパルス４４は、スイッチ１２を制御する必要性か
ら、カウンタ１１にパルス１０３が供給されカウント値
が上がる前に発生する必要がある。分周器４１の分周比
ｎの値は８以下ならいくらでも良いが、ここではｎ＝６
として説明する。このWindowパルス４４がHiの期間の自
走発振出力１０５のパルス数ｎ１を数えると、４とな
る。ｎ≠ｎ１であるため、周波数比較器１６は一致信号
１０７を出さず、結果としてカウンタ値は１つ上がる。
【００１７】次に、DAC１３、電圧制御発振器１４の出
力波形図を示す。カウンタ１１のカウント値が上がると
DC電圧１０４は上昇し、上昇したDC電圧１０４に対応し
て電圧制御発振器１４は自走発振出力１０５の周波数を
ｆ０１からｆ０２へ一定量上昇させる。なお、自走発振
出力１０５の周波数の最低値は、入力信号１０１に入力
される最低周波数よりも低くなるように設定する。
【００１８】周波数比較器１６は自走発振出力１０５の
パルス数ｎ１をカウントする動作を、入力信号１０１と
自走発振出力１０５との周波数が一致するまで繰り返し
実行する。入力信号１０１と自走発振出力１０５は非同
期であるため、測定するタイミングによって全く同じ値
（ｎ＝ｎ１）にならない場合があり、本当は周波数が一
致しているはずなのにカウント値を上げてしまう可能性
がある。これを回避するためには、周波数比較器１６内
のカウンタ４２は、カウント値がｎ以上にならないよう
に設定してやればよい。例えば、カウンタ４２に対する
レジスタ等を設け、カウント値が最大でｎしかならない
ように制御すれば、カウント値がｎを超えようとした場
合でも、必ずｎ＝ｎ１になるため、一致信号１０７を出
すことができる。
【００１９】次に、周波数比較器１６が一致信号１０７
を出力したときの動作を図５に示す。 一致信号１０７
が出力されると、スイッチ１２はOFFし、カウンタ回路
１１のクロック端子１１０への入力を遮断するため、カ
ウンタ回路１１は動作せずカウント値として前の値が保
持される。スイッチ１７は一致信号１０７が出力される
とONする動作を行う。位相比較器１５は、入力信号１０
１と自走発振出力１０５の位相を比較し、これらの信号
の位相差を出力する。Lock検出器１８は一致信号１０７
が出力されてから、分周器１０から供給される分周パル
ス１０３を用いて一定量（ｎ２）遅延した後ON（活性
化）され、入力信号１０１と自走発振出力１０５の位相
を比較検出する。ｎ２をどの程度の値にするかは、位相
比較器１５の応答速度で決まるため、位相比較器１５が
入力信号１０１と自走発振出力１０５の位相を合わせた
後にLock検出器１８がONする遅延量に設定する。Lock検
出器１８は、入力信号１０１と自走発振出力１０５の位
相が一致していればLock/Unlock信号１０８としてHiを
出力し、一致していなければLoを出力する。
【００２０】続いて、一度Lock/Unlock信号１０８がHi
になった後、すなわちロック状態となった後、入力信号
１０１の周波数が変化して入力信号１０１と自走発振出
力１０５の位相が外れた場合の動作を図６にて説明す
る。
【００２１】Lock/Unlock信号１０８は入力信号１０１
と自走発振出力１０５の周波数が異なって位相が外れる
とHiからLoに変化する。このLock/Unlock信号１０８の
変化に応答してフリップフロップ２０はアップダウン信
号１１１をカウントダウンを示すLoに切り替える。
【００２２】このアップダウン信号１１１に応答して、
カウンタ回路１１はアップダウン信号がLoに切り替わっ
たことを検出してカウントダウン動作に切り替わり、周
波数比較器１６は非活性化され、一致信号１０７の出力
を停止する。一致信号１０７の停止に応答してスイッチ
１２がONされカウンタ回路１１に分周パルス１０３が供
給されると共に、スイッチ１７がOFFされ位相比較器１
５に対する入力信号１０１の供給が遮断される。この結
果、カウンタ回路１１は分周パルス１０３に応答してカ
ウントダウンを始め、カウント値が"00"になるまでカウ
ントダウンする。カウンタ回路１１は、カウント値が"0
0"になると、リセット信号１１２をフリップフロップ２
０に送ってアップダウン信号１１１をHiに切り替え、カ
ウントアップ状態になる。この時点で分周パルス１０３
が入力されていれば再びカウントアップを始める。
【００２３】カウンタ回路１１がダウンカウントを行っ
ている間、すなわち、フリップフロップ２０がアップダ
ウン信号１１１としてLoを出力している間、周波数比較
器１６が一致信号１０７を出力することは無く、Lock検
出器１８が位相の比較を行うことも無い。
【００２４】このような動作を図１のブロック図と、図
７に示す波形図を用いて説明する。
【００２５】周波数ｆ１の入力信号１０１が入力される
と、分周器１０及びスイッチ１２を介して分周パルス１
１０がカウンタ１１のクロックとして供給され、カウン
タ１１は初期状態でHiとなっているフリップフロップ２
０の出力によりカウントアップを始め、DAC１３はカウ
ント値の上昇に応答して電圧制御発振器１４に供給する
DC電圧１０４を上昇させる。DC電圧１０４に応答して電
圧制御発振器１４から出力された自走発振出力１０５
は、それぞれ周波数比較器１６とLock検出器１８に供給
される。周波数比較器１６は、自走発振出力１０５の周
期が入力信号１０１の周期とほぼ一致したことを検出
し、一致信号１０７を出力し、スイッチ１２を非導通と
し、カウンタ１１へのクロックの供給を停止すると共
に、位相比較器１５に入力信号１１を供給するようスイ
ッチ１７を導通させる。さらに、一致信号１０７を一致
信号１０７を受けてから分周器１０によってｎ２だけ遅
延された後活性化し、入力信号１０１と自走発振出力１
０５の位相を比較し、一致したらLockを示すHiを出力
し、一致しない場合にはUnLockを示すLoを出力する。ｎ
２の期間に既に入力信号１０１が供給されて活性化され
ている位相比較器１５は、電圧制御発振器１４の自走発
振出力１０５と入力信号１０１の位相を比較し、これら
の位相を一致させるように電圧制御発振器１４を制御す
る制御信号１０６を出力する。入力信号１０１と自走発
振出力１０５の位相が一致したことに応答してLock検出
器１８は、Lockを示すHiのLock/Unlock信号１０８を出
力し、フリップフロップ２０は、Hiを出力しつづける。
【００２６】続いて、入力信号１０１が周波数ｆ１から
ｆ２に変化した場合、Lock検出器１８は、位相がずれLo
ckが外れたことを検出して、Unlockを示すLoのLock/Unl
ock信号１０８を出力し、周波数比較器１６は、周波数
が変化したことに応答して一致信号１０７の出力を停止
する。このLock/Unlock信号１０８の立下りエッジに応
答してフリップフロップ２０はアップダウン信号１１１
をHiからLoへ変化させる。このアップダウン信号１１１
に応答して、周波数比較器１６は非活性化され一致信号
１０７の出力を停止した状態を維持し、カウンタ１１は
ダウンカウントをするように設定される。一致信号１０
７の停止により、スイッチ１２は分周器１０を介して供
給される分周パルス１０３をカウンタ１１に供給し、カ
ウンタ１１は、分周パルス１０３に応答してカウントダ
ウンを開始する。このカウントダウンに応答してDAC１
３のDC電圧も低下する。カウンタ１１は、カウントダウ
ンにより、カウント値が"00"になったことに応答して、
リセット信号１１２を出力し、フリップフロップ２０を
リセットし、アップダウン信号１１１をカウントアップ
を示すHiに設定する。アップダウン信号１１１に応答し
て周波数比較器１６は活性化されると共に、カウンタ１
１は分周パルス１０３に応答してカウントアップを開始
する。ここからの動作は、周波数ｆ１が入力された場合
と同様になるので、説明を省略する。
【００２７】このように、電圧制御発振器１４の自走発
振出力１０５を周波数比較器１６を用いて、大雑把に合
わせこみ、その後、位相比較器１５及びLock検出器１８
を用いて細かく位相を一致させることにより、電圧制御
発振器１４のバラツキに依存しない、発振周波数調整装
置を提供することができる。
【００２８】次に、本発明の他の実施例について図１２
を参照して説明する。図１２を参照すると、入力信号１
０１と分周器１０の間にスイッチ１９が設けられ、スイ
ッチ１９には自走発振出力１０５も入力される。
【００２９】実際の動作時において、入力信号１０１が
常に発生せず、無信号になるときもある。この時、Lock
検出器１８はLock/Unlock信号１０８をLoにするのでカ
ウンタ回路１１はカウントダウンに切り替わるが、入力
信号１０１が無入力であるため分周パルス１０３が作成
されず、カウントダウンできないという問題がある。
【００３０】この実施例では、カウントダウン信号１１
１がLoに切り替わったらスイッチ１９で分周器１０の入
力を入力信号１０１から自走発振出力１０５に切り替
え、これを分周することによりカウントダウンを正常に
行うことができる。カウントダウン信号１１１がHiにな
ったらスイッチ１９を切り替え、入力信号１０１を分周
器１０に供給するようにすればよい。
【００３１】上述した、これら実施例では、入力信号の
周波数が変化した場合（ｆ１からｆ２）に、一旦カウン
トダウンを行ってから、カウントアップを行っている
が、これは、モニタ等に使用される場合には、急激に電
圧制御発振器の出力が変化することによって発生する不
具合、例えば、モニタへのノイズやモニタを駆動してい
るトランジスタがオンもしくはオフとなる期間が増加し
てしまい、これらトランジスタが破壊されることを防止
しているためであり、このような問題が生じない場合に
は、カウントダウンを行うことなくリセットしてもよ
い。その場合には、LockからUnlockになった場合のLock
検出器の出力をリセット信号としてカウンタに供給し、
周波数比較器は常に活性状態になるように変更すればよ
い。
【００３２】また、これら実施例では、周波数比較器
は、カウントダウン時に非活性状態とされているが、カ
ウントダウン時に自走発振出力の周波数が分周器によっ
て設定される分周比よりも大きい状態から小さい状態に
変化した場合に一致信号を出力するように改良すること
によって、入力信号が高い周波数から低い周波数になっ
た場合にも高速に発振周波数を調整することが可能とな
る。
【００３３】
【発明の効果】電圧制御発振器の出力をカウンタで徐々
に上げていき、周波数を一致させ、その後、位相を一致
させることにより電圧制御発振器のバラツキによる不具
合を解消することができる。また、カウンタ動作は入力
信号を分周したパルスで行うため、他の外部信号を必要
とせず、IC外部への端子の増加等の問題も発生しない。
【図面の簡単な説明】
【図１】本発明の実施例による発振周波数調整装置を示
すブロック図
【図２】図１の周波数比較器の内部構成を示すブロック
図
【図３】図２の周波数比較器の動作を示すタイミングチ
ャート
【図４】図１のカウンタ回路と自走発振周波数の関係を
示すタイミングチャート
【図５】図１の各部における、周波数が一致した場合の
タイミングチャート
【図６】図１の各部における、周波数が一致から不一致
に移行した場合のタイミングチャート
【図７】図１の各部における、入力信号が周波数がない
場合からｆ１の周波数が入力され、更に周波数がｆ１か
らｆ２に変化した場合のタイミングチャート
【図８】従来の発振周波数調整回路を示すブロック図
【図９】DACの出力電圧と入力周波数との特性図
【図１０】DC電圧と自走発振出力との特性図
【図１１】DC電圧と自走発振出力との特性図
【図１２】本発明の他の実施例による発振周波数調整装
置を示すブロック図
【符号の説明】
１０ 分周器 １１ カウンタ １２、１７、１９ スイッチ １３ デジタルアナログコンバータ（DAC) １４ 電圧制御発振器 １５ 位相比較器 １６ 周波数比較器 １８ Lock検出器 ２０ フリップフロップ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/23

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】入力信号の周波数と自走発振信号の周波数
    とを比較し一致した場合に一致信号を出力する周波数比
    較器と、前記一致信号が出力されるまでの間第１の制御
    電圧を一方向に変化させ、前記一致信号が出力されると
    前記第１の制御電圧の変化を停止する電圧発生回路と、
    前記一致信号が出力されたことに応答して前記入力信号
    が供給され前記自走発振信号と前記入力信号との位相を
    比較し位相差に基づいた第２の制御電圧を出力する位相
    比較器と、前記第１の制御電圧及び前記第２の制御電圧
    に応答して前記自走発振信号を出力する電圧制御発振器
    とを備えることを特徴とする発振周波数調整装置。
  2. 【請求項２】前記電圧発生回路は、前記入力信号に基づ
    くパルス信号によりカウント動作を行いカウント値を出
    力するカウンタと、前記カウント値を前記第１の制御電
    圧に変換するコンバータとを備えていることを特徴とす
    る請求項１記載の発振周波数調整装置。
  3. 【請求項３】前記入力信号を分周することにより前記パ
    ルス信号を生成する分周器をさらに備えることを特徴と
    する請求項１又は２記載の発振周波数調整装置。
  4. 【請求項４】前記電圧発生回路は、前記入力信号に基づ
    くパルス信号に応答してカウント動作を行いカウンタ制
    御信号がカウントアップを示している場合にはカウント
    をアップし、カウントダウンを示している場合にはカウ
    ントをダウンしてカウント値を出力するカウンタと、前
    記カウント値を前記第１の制御電圧に変換するコンバー
    タとを備えていることを特徴とする請求項１又は３記載
    の発振周波数調整装置。
  5. 【請求項５】前記入力信号と前記自走発振信号とが入力
    されると共に前記一致信号に応答して活性化され前記入
    力信号と前記自走発振信号との位相が一致／不一致して
    いることを検出し、一致しているときにはカウントアッ
    プを示すカウンタ制御信号を出力し、不一致のときには
    カウントダウンを示すカウンタ制御信号を出力する検出
    器をさらに備えることを特徴とする請求項４記載の発振
    周波数調整装置。
  6. 【請求項６】前記検出器は、前記位相比較器の応答速度
    によって決まる遅延時間分だけ遅れて前記一致信号に応
    答して活性化されることを特徴とする請求項５記載の発
    振周波数調整装置。
  7. 【請求項７】前記周波数比較器は、前記カウンタ制御信
    号がカウントダウンを示しているときには非活性化され
    ていることを特徴とする請求項４又は５記載の発振周波
    数調整装置。
  8. 【請求項８】前記一致信号が出力されている間前記カウ
    ンタへの前記パルス信号の供給を停止し、前記一致信号
    が停止したときに前記パルス信号を前記カウンタに供給
    する第１のスイッチと、前記一致信号が出力されている
    間前記入力信号を前記位相比較器に供給し、前記一致信
    号が停止したとき前記位相比較器への前記入力信号の供
    給を停止する第２のスイッチ回路とを備えることを特徴
    とする請求項２記載の発振周波数調整装置。
  9. 【請求項９】前記カウンタ制御信号がカウントアップを
    示しているときには前記入力信号を前記分周器に供給
    し、前記カウンタ制御信号がカウントダウンを示してい
    るときには前記自走発振信号を前記分周器に供給する第
    ３のスイッチを更に備えることを特徴とする請求項３記
    載の発振周波数調整装置。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7589736B1 (en) 2001-05-18 2009-09-15 Pixelworks, Inc. System and method for converting a pixel rate of an incoming digital image frame
US6920622B1 (en) 2002-02-28 2005-07-19 Silicon Laboratories Inc. Method and apparatus for adjusting the phase of an output of a phase-locked loop
US6741109B1 (en) * 2002-02-28 2004-05-25 Silicon Laboratories, Inc. Method and apparatus for switching between input clocks in a phase-locked loop
JP4236998B2 (ja) 2003-02-19 2009-03-11 株式会社神戸製鋼所 発振器
KR100665060B1 (ko) * 2004-12-21 2007-01-09 삼성전자주식회사 디스플레이장치 및 그 제어방법과 영상신호 처리 디바이스
CN1960183B (zh) * 2005-10-31 2010-07-28 盛群半导体股份有限公司 自动调整的高准确性振荡器
US7443250B2 (en) * 2006-09-29 2008-10-28 Silicon Laboratories Inc. Programmable phase-locked loop responsive to a selected bandwidth and a selected reference clock signal frequency to adjust circuit characteristics
US7405628B2 (en) * 2006-09-29 2008-07-29 Silicon Laboratories Inc. Technique for switching between input clocks in a phase-locked loop
JP4625494B2 (ja) * 2007-12-25 2011-02-02 日本電波工業株式会社 発振周波数制御回路
US8566891B2 (en) * 2008-03-31 2013-10-22 Verizon Patent And Licensing Inc. Systems and methods for monitoring, troubleshooting and/or controlling a digital television
DE102008001679A1 (de) * 2008-05-09 2009-11-12 Robert Bosch Gmbh Verfahren und Vorrichtung zur Verarbeitung von aufgenommenen Bildinformationen aus einem Fahrzeug
US8982099B2 (en) * 2009-06-25 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Touch panel and driving method of the same
KR101308479B1 (ko) * 2010-12-31 2013-09-16 엘지디스플레이 주식회사 입출력 동기 신호의 동기화 방법 및 회로와, 그를 이용한 액정 표시 장치의 백라이트 드라이버 및 그 구동 방법
CN104849547B (zh) * 2015-05-08 2018-12-04 中国电子科技集团公司第四十一研究所 一种提高yto预置准确度的校准方法及校准系统
KR101730095B1 (ko) 2015-09-09 2017-05-15 주식회사수산중공업 발파폭약 장진차량
KR101714485B1 (ko) 2015-09-09 2017-03-09 주식회사수산중공업 발파폭약 장진 차량
JP7163935B2 (ja) * 2020-02-04 2022-11-01 株式会社村田製作所 コモンモードチョークコイル

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE795045A (nl) * 1972-02-08 1973-08-06 Philips Nv Inrichting voor het naar keuze opwekken van een uit een aantal in een brede frequentieband gelegen discrete frequenties
JPH0732221B2 (ja) 1988-10-06 1995-04-10 日本電気株式会社 集積回路の冷却構造
JPH03274917A (ja) 1990-03-26 1991-12-05 Teac Corp 可変調波数発振器
JPH05268078A (ja) 1992-03-24 1993-10-15 Fujitsu Ltd 周波数監視機能を有するｐｌｌキャリブレーション回路
JPH0879069A (ja) * 1994-09-08 1996-03-22 Mitsubishi Electric Corp Ｖｃｏ回路及びｐｌｌ回路
JP2914287B2 (ja) 1996-03-08 1999-06-28 日本電気株式会社 Ｐｌｌ回路
JP2954052B2 (ja) 1996-11-28 1999-09-27 日本電気アイシーマイコンシステム株式会社 映像表示装置
JPH1139806A (ja) * 1997-07-14 1999-02-12 Oki Electric Ind Co Ltd クロック逓倍回路

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