JP2002314413A - 位相同期ループ回路 - Google Patents
位相同期ループ回路Info
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Abstract
(57)【要約】
【課題】ＰＬＬ回路で制御する電圧制御発振回路感度を
更に小さくして、位相ノイズの少ない信号純度の高い、
発振出力を得ることができるＰＬＬ回路をえる。 【解決手段】分周回路３を介した出力周波数信号と、基
準周波数信号との比較偏差が、ループフィルタ２を介し
て電圧制御発振回路４に与えられる位相同期ループ回路
において、前記電圧制御発振回路が、２つの電圧制御端
子を備え、前記ループフィルタを介した比較偏差が与え
られる、一方の前記電圧制御端子の電圧を積分する第１
の積分手段５を設け、前記第１の積分手段の積分出力
が、所定の範囲を超えた際に、他方の電圧制御端子に与
えられているプリセット値を変更するプリセット値変更
手段を設けた位相同期ループ回路。
更に小さくして、位相ノイズの少ない信号純度の高い、
発振出力を得ることができるＰＬＬ回路をえる。 【解決手段】分周回路３を介した出力周波数信号と、基
準周波数信号との比較偏差が、ループフィルタ２を介し
て電圧制御発振回路４に与えられる位相同期ループ回路
において、前記電圧制御発振回路が、２つの電圧制御端
子を備え、前記ループフィルタを介した比較偏差が与え
られる、一方の前記電圧制御端子の電圧を積分する第１
の積分手段５を設け、前記第１の積分手段の積分出力
が、所定の範囲を超えた際に、他方の電圧制御端子に与
えられているプリセット値を変更するプリセット値変更
手段を設けた位相同期ループ回路。
Description
【０００１】
【発明の属する技術分野】本発明は広帯域にわたり周波
数を可変する位相同期ループ回路に属する。
数を可変する位相同期ループ回路に属する。
【０００２】
【従来の技術】図９に、従来の位相同期ループ（以下、
ＰＬＬという）回路を示す。図９において、２１は周波
数・位相比較器、２２はループフィルタ、２３は分周回
路、２４は電圧制御発振回路である。周波数・位相比較
器２１には、基準周波数と分周回路２３からの出力が与
えられて比較され、その比較出力はループフィルタ２２
を介して電圧制御発振回路２４に供給されている。ま
た、電圧制御発振回路２４の制御端子には、プリセット
電圧が与えられる構成になっている。
ＰＬＬという）回路を示す。図９において、２１は周波
数・位相比較器、２２はループフィルタ、２３は分周回
路、２４は電圧制御発振回路である。周波数・位相比較
器２１には、基準周波数と分周回路２３からの出力が与
えられて比較され、その比較出力はループフィルタ２２
を介して電圧制御発振回路２４に供給されている。ま
た、電圧制御発振回路２４の制御端子には、プリセット
電圧が与えられる構成になっている。
【０００３】広帯域にわたり周波数を可変する従来のＰ
ＬＬ回路では、電圧制御発振回路の共振周波数を広帯域
わたり変化させる必要がある。この場合、電圧制御発振
回路の制御端子が１個であるため、全ての周波数を制御
しようとすると、端子感度（可変周波数／電圧）が大き
くなるため、ＰＬＬを構成するとき、外乱ノイズ感度も
上がってしまい、位相ノイズの小さい信号純度の高い発
振出力を得ることが難しくなるという問題があった。
ＬＬ回路では、電圧制御発振回路の共振周波数を広帯域
わたり変化させる必要がある。この場合、電圧制御発振
回路の制御端子が１個であるため、全ての周波数を制御
しようとすると、端子感度（可変周波数／電圧）が大き
くなるため、ＰＬＬを構成するとき、外乱ノイズ感度も
上がってしまい、位相ノイズの小さい信号純度の高い発
振出力を得ることが難しくなるという問題があった。
【０００４】前記問題を解決するために、例えば、電圧
制御発振回路の共振回路として、図４に示す回路を使用
して、図５に示す如き、２種類の容量／電圧変化特性を
もった可変容量ダイオードを用いるものがあった。
制御発振回路の共振回路として、図４に示す回路を使用
して、図５に示す如き、２種類の容量／電圧変化特性を
もった可変容量ダイオードを用いるものがあった。
【０００５】図５の、２種類の容量／電圧変化特性をも
った可変容量ダイオード回路について図６を用いて説明
する。図６において、C１は容量／電圧変化特性の大き
い可変容量ダイオード、C２は容量／電圧変化特性の小
さい可変容量ダイオードである。また、Vfw及びVfnは、
前記可変容量ダイオードに印加される電圧を示してい
る。
った可変容量ダイオード回路について図６を用いて説明
する。図６において、C１は容量／電圧変化特性の大き
い可変容量ダイオード、C２は容量／電圧変化特性の小
さい可変容量ダイオードである。また、Vfw及びVfnは、
前記可変容量ダイオードに印加される電圧を示してい
る。
【０００６】目標周波数に必要な共振回路の容量をC0と
すると、C0はC1とC2との和となる。周波数の大まかな設
定を、容量／電圧変化の大きな端子に、固定電圧Vfwを
印加（プリセット）することで行い、位相同期ループに
は容量／電圧変化の小さい端子を使用する。つまり、電
圧制御発振回路の感度を下げてＰＬＬ回路を実現し、信
号純度の高い発振出力を得ている。
すると、C0はC1とC2との和となる。周波数の大まかな設
定を、容量／電圧変化の大きな端子に、固定電圧Vfwを
印加（プリセット）することで行い、位相同期ループに
は容量／電圧変化の小さい端子を使用する。つまり、電
圧制御発振回路の感度を下げてＰＬＬ回路を実現し、信
号純度の高い発振出力を得ている。
【０００７】
【発明が解決しようとする課題】このようなＰＬＬ回路
では、周囲温度変化による容量／電圧変化の影響のた
め、その変化量（図６において、ΔＣ1）を補うことが
できる範囲の容量変化をもった可変容量ダイオードを使
用する必要があり、ＰＬＬ回路で制御する端子側の電圧
制御発振回路の感度を下げるには、限界があった。本発
明は、上記問題点に鑑みて成されたものであり、ＰＬＬ
回路で制御する電圧制御発振回路感度を更に小さくし
て、位相ノイズの少ない信号純度の高い、発振出力を得
ることができるＰＬＬ回路を実現することを目的とす
る。
では、周囲温度変化による容量／電圧変化の影響のた
め、その変化量（図６において、ΔＣ1）を補うことが
できる範囲の容量変化をもった可変容量ダイオードを使
用する必要があり、ＰＬＬ回路で制御する端子側の電圧
制御発振回路の感度を下げるには、限界があった。本発
明は、上記問題点に鑑みて成されたものであり、ＰＬＬ
回路で制御する電圧制御発振回路感度を更に小さくし
て、位相ノイズの少ない信号純度の高い、発振出力を得
ることができるＰＬＬ回路を実現することを目的とす
る。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、分周回路３を介した出力周波数信号と、基準周波数
信号との比較偏差が、ループフィルタ２を介して電圧制
御発振回路４に与えられる位相同期ループ回路におい
て、前記電圧制御発振回路が、２つの電圧制御端子及
びを備え、前記ループフィルタを介した比較偏差が与
えられる、一方の前記電圧制御端子の電圧を積分する第
１の積分手段５を設け、前記第１の積分手段の積分出力
が、所定の範囲を超えた際に、他方の電圧制御端子に与
えられているプリセット値を変更するプリセット値変更
手段を設けることにより、ＰＬＬ回路で制御する電圧制
御発振回路感度を更に小さくして、位相ノイズの少ない
信号純度の高い、発振出力を得ることができるＰＬＬ回
路を実現できる。（請求項１）
に、分周回路３を介した出力周波数信号と、基準周波数
信号との比較偏差が、ループフィルタ２を介して電圧制
御発振回路４に与えられる位相同期ループ回路におい
て、前記電圧制御発振回路が、２つの電圧制御端子及
びを備え、前記ループフィルタを介した比較偏差が与
えられる、一方の前記電圧制御端子の電圧を積分する第
１の積分手段５を設け、前記第１の積分手段の積分出力
が、所定の範囲を超えた際に、他方の電圧制御端子に与
えられているプリセット値を変更するプリセット値変更
手段を設けることにより、ＰＬＬ回路で制御する電圧制
御発振回路感度を更に小さくして、位相ノイズの少ない
信号純度の高い、発振出力を得ることができるＰＬＬ回
路を実現できる。（請求項１）
【０００９】また、前記プリセット値変更手段は、前記
第１の積分手段の積分出力が与えられる比較手段６を備
え、前記比較手段により、前記積分出力が所定の範囲を
超えた際に出力される信号を、前記分周回路の分周比の
設定に応じたプリセット値を出力するカウンタ９に与え
て、プリセット値を変更すると共に、前記カウンタの出
力をＤＡ変換回路８を介して第２の積分手段７で積分し
て、前記他方の電圧制御端子に与えることによりＰＬＬ
回路を構成できる。（請求項２）
第１の積分手段の積分出力が与えられる比較手段６を備
え、前記比較手段により、前記積分出力が所定の範囲を
超えた際に出力される信号を、前記分周回路の分周比の
設定に応じたプリセット値を出力するカウンタ９に与え
て、プリセット値を変更すると共に、前記カウンタの出
力をＤＡ変換回路８を介して第２の積分手段７で積分し
て、前記他方の電圧制御端子に与えることによりＰＬＬ
回路を構成できる。（請求項２）
【００１０】また、前記プリセット値変更手段は、前記
第１の積分手段の積分出力が、所定の範囲を超えた際に
出力される信号を、分周比設定毎に、予めプリセット値
が設定されるカウンタに与えて、プリセット値を変更す
ることにより、ＰＬＬ回路の出力周波数をより短時間で
設定値にすることができる。（請求項３） しかし、分周比設定毎に、プリセット値を設定しなくと
も、時間は余分に掛かるが自動的にプリセット電圧にな
る。
第１の積分手段の積分出力が、所定の範囲を超えた際に
出力される信号を、分周比設定毎に、予めプリセット値
が設定されるカウンタに与えて、プリセット値を変更す
ることにより、ＰＬＬ回路の出力周波数をより短時間で
設定値にすることができる。（請求項３） しかし、分周比設定毎に、プリセット値を設定しなくと
も、時間は余分に掛かるが自動的にプリセット電圧にな
る。
【００１１】また、前記プリセット値変更手段は、前記
第１の積分手段の積分出力がＡＤ変換回路を介して与え
られるＣＰＵを含む制御回路１１を備え、前記制御回路
において、前記第１の積分手段の出力が所定の範囲を超
えた際に出力される信号を、ＤＡ変換回路８を介して第
２の積分手段７で積分して、前記他方の電圧制御端子に
与えることにより、カウンタを使用することなく構成で
きる。（請求項４）
第１の積分手段の積分出力がＡＤ変換回路を介して与え
られるＣＰＵを含む制御回路１１を備え、前記制御回路
において、前記第１の積分手段の出力が所定の範囲を超
えた際に出力される信号を、ＤＡ変換回路８を介して第
２の積分手段７で積分して、前記他方の電圧制御端子に
与えることにより、カウンタを使用することなく構成で
きる。（請求項４）
【００１２】また、前記電圧制御発振回路の一方の電圧
制御端子の感度は、他方の電圧制御端子の感度に比べて
低くすることによって、ＰＬＬ回路で制御する電圧制御
発振回路感度を更に小さくして、位相ノイズの少ない信
号純度の高い発振出力を得ることができる。（請求項
５） また、前記第１の積分手段の時定数が、前記第２積分手
段の時定数及び、位相同期ループ応答時間（分周比設定
変えて周波数が安定するまでの時間）に比べ数倍以上大
きくすることにより、電圧制御発振回路感度を更に小さ
くして、位相ノイズの少ない信号純度の高い、発振出力
を得ることができる。（請求項６） また、前記電圧制御発振回路の共振回路の共振用コンデ
ンサが、容量／電圧変化特性が異なる可変容量ダイオー
ドで構成することができる。（請求項７）
制御端子の感度は、他方の電圧制御端子の感度に比べて
低くすることによって、ＰＬＬ回路で制御する電圧制御
発振回路感度を更に小さくして、位相ノイズの少ない信
号純度の高い発振出力を得ることができる。（請求項
５） また、前記第１の積分手段の時定数が、前記第２積分手
段の時定数及び、位相同期ループ応答時間（分周比設定
変えて周波数が安定するまでの時間）に比べ数倍以上大
きくすることにより、電圧制御発振回路感度を更に小さ
くして、位相ノイズの少ない信号純度の高い、発振出力
を得ることができる。（請求項６） また、前記電圧制御発振回路の共振回路の共振用コンデ
ンサが、容量／電圧変化特性が異なる可変容量ダイオー
ドで構成することができる。（請求項７）
【００１３】
【発明の実施の形態】次に、図面を用いて本発明の第１
の実施の形態の説明を行う。図１は、本発明の第１の実
施の形態であるＰＬＬ回路の構成を示す図である。図１
において、１は周波数・位相比較器、２はループフィル
タ、３は分周回路、４は電圧制御発振回路である。周波
数・位相比較器１には、基準周波数と分周回路３からの
出力が与えられて比較され、その比較出力はループフィ
ルタ２を介して電圧制御発振回路４に供給されている。
また、電圧制御発振回路４には、２つの電圧制御端子が
あり、感度の高い方が積分回路７出力に、感度の低い方
が積分回路５の入力に接続されている。
の実施の形態の説明を行う。図１は、本発明の第１の実
施の形態であるＰＬＬ回路の構成を示す図である。図１
において、１は周波数・位相比較器、２はループフィル
タ、３は分周回路、４は電圧制御発振回路である。周波
数・位相比較器１には、基準周波数と分周回路３からの
出力が与えられて比較され、その比較出力はループフィ
ルタ２を介して電圧制御発振回路４に供給されている。
また、電圧制御発振回路４には、２つの電圧制御端子が
あり、感度の高い方が積分回路７出力に、感度の低い方
が積分回路５の入力に接続されている。
【００１４】次に、図１のＰＬＬ回路の動作を、図８を
用いて説明する。先ず、図１のＰＬＬ回路にて、同期が
とれている状態（ロック状態）で、電圧制御発振回路４
の一方の電圧制御端子を積分回路５を介して比較回路
６に接続する。
用いて説明する。先ず、図１のＰＬＬ回路にて、同期が
とれている状態（ロック状態）で、電圧制御発振回路４
の一方の電圧制御端子を積分回路５を介して比較回路
６に接続する。
【００１５】温度変動等の影響で、積分回路５の出力値
が、所定値（VH）以上、または、所定値（VL）以下にな
った時（t1、図８では、VHを越えた場合）、比較回路６
は出力（ステップ電圧）を発生させる。比較回路６から
のステップ電圧出力に基づき、カウンタ回路９では、分
周比設定の時に予め設定したプリセット値に対し、アッ
プまたはダウンカウントを行う。（例えば１秒毎に１カ
ウントとする。）
が、所定値（VH）以上、または、所定値（VL）以下にな
った時（t1、図８では、VHを越えた場合）、比較回路６
は出力（ステップ電圧）を発生させる。比較回路６から
のステップ電圧出力に基づき、カウンタ回路９では、分
周比設定の時に予め設定したプリセット値に対し、アッ
プまたはダウンカウントを行う。（例えば１秒毎に１カ
ウントとする。）
【００１６】カウンタ回路９のカウント出力値は、ＤＡ
変換回路８においてアナログ値に変換され、積分回路７
を通して電圧制御発振回路４の他方の電圧制御端子に
加えられる。（例えば、積分回路７は０．２秒程度で最
終電圧値の９９％位に達するような時定数とする。）
変換回路８においてアナログ値に変換され、積分回路７
を通して電圧制御発振回路４の他方の電圧制御端子に
加えられる。（例えば、積分回路７は０．２秒程度で最
終電圧値の９９％位に達するような時定数とする。）
【００１７】図１のＰＬＬ回路は、他方の電圧制御端子
に印加された電圧に追従して、設定分周比を維持（設
定周波数を維持）しようとして動作する。（ＰＬＬの応
答時間は例えば０．１秒以下で目標周波数に達する様な
ループ定数であるとする。） その結果、電圧制御発振回路４の一方の電圧制御端子
は変化し（この場合はVH以下となり）、比較回路６は出
力をリセットし（t2）、カウント動作を停止する。
に印加された電圧に追従して、設定分周比を維持（設
定周波数を維持）しようとして動作する。（ＰＬＬの応
答時間は例えば０．１秒以下で目標周波数に達する様な
ループ定数であるとする。） その結果、電圧制御発振回路４の一方の電圧制御端子
は変化し（この場合はVH以下となり）、比較回路６は出
力をリセットし（t2）、カウント動作を停止する。
【００１８】図２は、カウンタ回路９の具体例であり、
比較回路６である決められた範囲を超えたときの出力が
あった場合、カウント用クロックを（例えば１秒毎に）
発生させ、そのクロックにより、Ｕ／Ｄ（アップ又はダ
ウン）カウントさせる回路を示している。Ｕ／Ｄカウン
タは、図１ＰＬＬ回路の分周比設定時、分周比に対応し
た値をプリセットする。
比較回路６である決められた範囲を超えたときの出力が
あった場合、カウント用クロックを（例えば１秒毎に）
発生させ、そのクロックにより、Ｕ／Ｄ（アップ又はダ
ウン）カウントさせる回路を示している。Ｕ／Ｄカウン
タは、図１ＰＬＬ回路の分周比設定時、分周比に対応し
た値をプリセットする。
【００１９】上記説明における積分回路の時定数及び、
ＰＬＬの応答時間は１例であり、図８の関係が成立すれ
ばよい。そして、積分回路５の時定数が、積分回路７の
時定数及び、位相同期ループ応答時間（分周比設定を行
って周波数が安定するまでの時間）に比べ少なくても数
倍以上大きければ良い。
ＰＬＬの応答時間は１例であり、図８の関係が成立すれ
ばよい。そして、積分回路５の時定数が、積分回路７の
時定数及び、位相同期ループ応答時間（分周比設定を行
って周波数が安定するまでの時間）に比べ少なくても数
倍以上大きければ良い。
【００２０】なお、ＰＬＬ回路の応答時間を、積分回路
時定数に比べ、小さくすればする程、プリセット電圧が
変化した瞬間の、ＰＬＬ信号出力の位相変動への影響を
少なくすることができる。また、上記説明では、分周比
設定の時に予め設定したプリセット値に対して、カウン
トアップ又はダウンするとしたが、分周比設定の時に、
必ずしもプリセットをしなくてもよい。（時間は余分に
掛かるが、自動的にプリセット電圧に近い値になるか
ら。）
時定数に比べ、小さくすればする程、プリセット電圧が
変化した瞬間の、ＰＬＬ信号出力の位相変動への影響を
少なくすることができる。また、上記説明では、分周比
設定の時に予め設定したプリセット値に対して、カウン
トアップ又はダウンするとしたが、分周比設定の時に、
必ずしもプリセットをしなくてもよい。（時間は余分に
掛かるが、自動的にプリセット電圧に近い値になるか
ら。）
【００２１】また、図面を用いて本発明の第２の実施の
形態の説明を行う。図３は、本発明の第２の実施の形態
であるＰＬＬ回路の構成を示す図である。図３におい
て、１は周波数・位相比較器、２はループフィルタ、３
は分周回路、４は電圧制御発振回路である。周波数・位
相比較器１には、基準周波数と分周回路３からの出力が
与えられて比較され、その比較出力はループフィルタ２
を介して電圧制御発振回路４に供給されている。また、
電圧制御発振回路４には、２つの電圧制御端子があり、
感度の高い方が積分回路７出力に、感度の低い方が積分
回路５の入力に接続されている。
形態の説明を行う。図３は、本発明の第２の実施の形態
であるＰＬＬ回路の構成を示す図である。図３におい
て、１は周波数・位相比較器、２はループフィルタ、３
は分周回路、４は電圧制御発振回路である。周波数・位
相比較器１には、基準周波数と分周回路３からの出力が
与えられて比較され、その比較出力はループフィルタ２
を介して電圧制御発振回路４に供給されている。また、
電圧制御発振回路４には、２つの電圧制御端子があり、
感度の高い方が積分回路７出力に、感度の低い方が積分
回路５の入力に接続されている。
【００２２】次に、図３のＰＬＬ回路の動作を、図８を
用いて説明する。先ず、図３のＰＬＬ回路にて、同期が
とれている状態（ロック状態）で、電圧制御発振回路４
の一方の電圧制御端子の電圧を積分回路５を介して、
ＡＤ変換回路１０でデジタル値に変換する。ＡＤ変換す
るタイミングは任意で良い。
用いて説明する。先ず、図３のＰＬＬ回路にて、同期が
とれている状態（ロック状態）で、電圧制御発振回路４
の一方の電圧制御端子の電圧を積分回路５を介して、
ＡＤ変換回路１０でデジタル値に変換する。ＡＤ変換す
るタイミングは任意で良い。
【００２３】ＡＤ変換回路１０からのデジタル値を、Ｃ
ＰＵ及び周辺回路等を組み合わせた制御回路１１で読み
込む。制御回路１１では、ＡＤ変換回路からのデジタル
出力値が、温度変動等の影響で、所定値（VH）以上、ま
たは、所定値（VL）以下になった時（t1、図８では、VH
を越えた場合）に、それまでに設定していたＤＡ変換回
路８に対する出力値に対し増加若しくは減少させた値を
出力するようにソフトウエア処理を行う。
ＰＵ及び周辺回路等を組み合わせた制御回路１１で読み
込む。制御回路１１では、ＡＤ変換回路からのデジタル
出力値が、温度変動等の影響で、所定値（VH）以上、ま
たは、所定値（VL）以下になった時（t1、図８では、VH
を越えた場合）に、それまでに設定していたＤＡ変換回
路８に対する出力値に対し増加若しくは減少させた値を
出力するようにソフトウエア処理を行う。
【００２４】制御回路１１の出力値はＤＡ変換回路８で
アナログ値に変換され、積分回路７を介して電圧制御発
振回路４の他方の電圧制御端子に印加される。（例え
ば、積分回路１４は０．２秒程度で最終電圧値の９９％
位に達するような時定数とする。）
アナログ値に変換され、積分回路７を介して電圧制御発
振回路４の他方の電圧制御端子に印加される。（例え
ば、積分回路１４は０．２秒程度で最終電圧値の９９％
位に達するような時定数とする。）
【００２５】図３のＰＬＬ回路は、他方の電圧制御端子
に印加された電圧に追従して、設定分周比を維持（設
定周波数を維持）しようとして動作する。（ＰＬＬの応
答時間は例えば０．１秒以下で目標周波数に達する様な
ループ定数であるとする。） その結果、電圧制御発振回路の一方の電圧制御端子は
変化し、積分回路５を介してＡＤ変換回路１０でデジタ
ル値に変換される。そして、制御回路１１は、ＡＤ変換
回路からのデジタル出力値を読み込み、予め決まったあ
る値の範囲に入っている場合は、ＤＡ変換回路８に対す
る出力を変化させない。
に印加された電圧に追従して、設定分周比を維持（設
定周波数を維持）しようとして動作する。（ＰＬＬの応
答時間は例えば０．１秒以下で目標周波数に達する様な
ループ定数であるとする。） その結果、電圧制御発振回路の一方の電圧制御端子は
変化し、積分回路５を介してＡＤ変換回路１０でデジタ
ル値に変換される。そして、制御回路１１は、ＡＤ変換
回路からのデジタル出力値を読み込み、予め決まったあ
る値の範囲に入っている場合は、ＤＡ変換回路８に対す
る出力を変化させない。
【００２６】本発明のＰＬＬ回路では、周波数を大きく
変えるための可変容量の大きい方のダイオードの、周囲
温度変動による容量変化を、ＰＬＬ回路の電圧制御発振
回路の一方の電圧制御端子の変化として相対的にモニ
タすることができる。
変えるための可変容量の大きい方のダイオードの、周囲
温度変動による容量変化を、ＰＬＬ回路の電圧制御発振
回路の一方の電圧制御端子の変化として相対的にモニ
タすることができる。
【００２７】図６で、C1の値が、温度変動等の影響で大
きくなると、電圧制御発振回路４の一方の電圧制御端子
の電圧が上がる（C2が小さくなる）ため、プリセット
電圧を高くしC1の容量を下げる。また、C1が小さくな
ると、電圧制御発振回路４の一方の電圧制御端子の電
圧が低くなる（C2が大きくなる）ため、プリセット電圧
を低くする事によりC1の容量を増す。
きくなると、電圧制御発振回路４の一方の電圧制御端子
の電圧が上がる（C2が小さくなる）ため、プリセット
電圧を高くしC1の容量を下げる。また、C1が小さくな
ると、電圧制御発振回路４の一方の電圧制御端子の電
圧が低くなる（C2が大きくなる）ため、プリセット電圧
を低くする事によりC1の容量を増す。
【００２８】ＶＣＯの電圧制御端子１の電圧は、ある決
められた範囲で動作させることができる。従って、ＶＣ
Ｏ制御電圧感度は、従来は使用温度範囲すべてに於いて
周囲温度による容量変化分を補うことができる容量／電
圧変化特性が必要であったが、本発明により、図７に示
す如く、より小さな容量／電圧変化特性でよいことにな
る。
められた範囲で動作させることができる。従って、ＶＣ
Ｏ制御電圧感度は、従来は使用温度範囲すべてに於いて
周囲温度による容量変化分を補うことができる容量／電
圧変化特性が必要であったが、本発明により、図７に示
す如く、より小さな容量／電圧変化特性でよいことにな
る。
【００２９】
【発明の効果】請求項１に記載の発明では、分周回路３
を介した出力周波数信号と、基準周波数信号との比較偏
差が、ループフィルタ２を介して電圧制御発振回路４に
与えられる位相同期ループ回路において、前記電圧制御
発振回路が、２つの電圧制御端子及びを備え、前記
ループフィルタを介した比較偏差が与えられる、一方の
前記電圧制御端子の電圧を積分する第１の積分手段５を
設け、前記第１の積分手段の積分出力が、所定の範囲を
超えた際に、他方の電圧制御端子に与えられているプリ
セット値を変更するプリセット値変更手段を設けること
により、ＰＬＬ回路で制御する電圧制御発振回路感度を
更に小さくして、位相ノイズの少ない信号純度の高い、
発振出力を得ることができるＰＬＬ回路を実現できる。
を介した出力周波数信号と、基準周波数信号との比較偏
差が、ループフィルタ２を介して電圧制御発振回路４に
与えられる位相同期ループ回路において、前記電圧制御
発振回路が、２つの電圧制御端子及びを備え、前記
ループフィルタを介した比較偏差が与えられる、一方の
前記電圧制御端子の電圧を積分する第１の積分手段５を
設け、前記第１の積分手段の積分出力が、所定の範囲を
超えた際に、他方の電圧制御端子に与えられているプリ
セット値を変更するプリセット値変更手段を設けること
により、ＰＬＬ回路で制御する電圧制御発振回路感度を
更に小さくして、位相ノイズの少ない信号純度の高い、
発振出力を得ることができるＰＬＬ回路を実現できる。
【００３０】また、請求項２に記載の発明では、前記プ
リセット値変更手段は、前記第１の積分手段の積分出力
が与えられる比較手段６を備え、前記比較手段により、
前記積分出力が所定の範囲を超えた際に出力される信号
を、前記分周回路の分周比の設定に応じたプリセット値
を出力するカウンタ９に与えて、プリセット値を変更す
ると共に、前記カウンタの出力をＤＡ変換回路８を介し
て第２の積分手段７で積分して、前記他方の電圧制御端
子に与えることによりＰＬＬ回路を構成できる。
リセット値変更手段は、前記第１の積分手段の積分出力
が与えられる比較手段６を備え、前記比較手段により、
前記積分出力が所定の範囲を超えた際に出力される信号
を、前記分周回路の分周比の設定に応じたプリセット値
を出力するカウンタ９に与えて、プリセット値を変更す
ると共に、前記カウンタの出力をＤＡ変換回路８を介し
て第２の積分手段７で積分して、前記他方の電圧制御端
子に与えることによりＰＬＬ回路を構成できる。
【００３１】また、請求項３に記載の発明では、前記プ
リセット値変更手段は、前記第１の積分手段の積分出力
が、所定の範囲を超えた際に出力される信号を、分周比
設定毎に、予めプリセット値が設定されるカウンタに与
えて、プリセット値を変更することにより、ＰＬＬ回路
の出力周波数をより短時間で設定値にすることができ
る。
リセット値変更手段は、前記第１の積分手段の積分出力
が、所定の範囲を超えた際に出力される信号を、分周比
設定毎に、予めプリセット値が設定されるカウンタに与
えて、プリセット値を変更することにより、ＰＬＬ回路
の出力周波数をより短時間で設定値にすることができ
る。
【００３２】また、請求項４に記載の発明では、前記プ
リセット値変更手段は、前記第１の積分手段の積分出力
がＡＤ変換回路を介して与えられるＣＰＵを含む制御回
路１１を備え、前記制御回路において、前記第１の積分
手段の出力が所定の範囲を超えた際に出力される信号
を、ＤＡ変換回路８を介して第２の積分手段７で積分し
て、前記他方の電圧制御端子に与えることにより、カウ
ンタを使用することなく構成できる。
リセット値変更手段は、前記第１の積分手段の積分出力
がＡＤ変換回路を介して与えられるＣＰＵを含む制御回
路１１を備え、前記制御回路において、前記第１の積分
手段の出力が所定の範囲を超えた際に出力される信号
を、ＤＡ変換回路８を介して第２の積分手段７で積分し
て、前記他方の電圧制御端子に与えることにより、カウ
ンタを使用することなく構成できる。
【００３３】また、請求項５に記載の発明では、前記電
圧制御発振回路の一方の電圧制御端子の感度は、他方の
電圧制御端子の感度に比べて低くすることによって、Ｐ
ＬＬ回路で制御する電圧制御発振回路感度を更に小さく
して、位相ノイズの少ない信号純度の高い発振出力を得
ることができる。また、請求項６に記載の発明では、前
記第１の積分手段の時定数が、前記第２積分手段の時定
数及び、位相同期ループ応答時間（分周比設定変えて周
波数が安定するまでの時間）に比べ数倍以上大きくする
ことにより、電圧制御発振回路感度を更に小さくして、
位相ノイズの少ない信号純度の高い、発振出力を得るこ
とができる。また、請求項７に記載の発明では、前記電
圧制御発振回路の共振回路の共振用コンデンサが、容量
／電圧変化特性が異なる可変容量ダイオードで構成する
ことができる。
圧制御発振回路の一方の電圧制御端子の感度は、他方の
電圧制御端子の感度に比べて低くすることによって、Ｐ
ＬＬ回路で制御する電圧制御発振回路感度を更に小さく
して、位相ノイズの少ない信号純度の高い発振出力を得
ることができる。また、請求項６に記載の発明では、前
記第１の積分手段の時定数が、前記第２積分手段の時定
数及び、位相同期ループ応答時間（分周比設定変えて周
波数が安定するまでの時間）に比べ数倍以上大きくする
ことにより、電圧制御発振回路感度を更に小さくして、
位相ノイズの少ない信号純度の高い、発振出力を得るこ
とができる。また、請求項７に記載の発明では、前記電
圧制御発振回路の共振回路の共振用コンデンサが、容量
／電圧変化特性が異なる可変容量ダイオードで構成する
ことができる。
【００３４】つまり、本発明のＰＬＬ回路では、広帯域
でありながら、ＶＣＯ感度を低く設定できるため、ルー
プへの外乱ノイズの影響がより少ない、信号純度の高い
信号出力を得ることが出きる。また、ＶＣＯ感度自体
も、ある決められた制御電圧範囲内で使用する事が出来
るため、感度の安定化も図ることが出来る。
でありながら、ＶＣＯ感度を低く設定できるため、ルー
プへの外乱ノイズの影響がより少ない、信号純度の高い
信号出力を得ることが出きる。また、ＶＣＯ感度自体
も、ある決められた制御電圧範囲内で使用する事が出来
るため、感度の安定化も図ることが出来る。
【図１】本発明に係る第１のＰＬＬ回路の構成を示すブ
ロック図である。
ロック図である。
【図２】具体化したカウンタ回路の構成を示すブロック
図である。
図である。
【図３】本発明に係る第２のＰＬＬ回路の構成を示すブ
ロック図である。
ロック図である。
【図４】２つの電圧制御端子をもつ広帯域電圧制御発振
回路の構成を示す図である。
回路の構成を示す図である。
【図５】図４の共振回路の回路例の図である。
【図６】図５の回路の容量の関係を示す図である。
【図７】本発明の電圧制御発振回路の電圧制御端子の容
量／電圧変化特性を示す図である。
量／電圧変化特性を示す図である。
【図８】図１の第１のＰＬＬ回路の動作を説明する波形
とタイミングを示す図である。
とタイミングを示す図である。
【図９】従来のＰＬＬ回路の構成を示すブロック図であ
る。
る。
１ 周波数・位相比較器 ２ ループフィルタ ３ 分周回路 ４ 電圧制御発振回路 ５、７ 積分回路 ６ 比較回路 ８ ＤＡ変換回路 ９ カウンタ回路 １０ ＡＤ変換回路 １１ 制御回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 CC01 CC21 CC31 CC41 CC53 DD02 DD06 DD19 DD31 DD35 DD36 EE10 GG01 HH03 JJ01 KK03 KK06 KK25
Claims (7)
- 【請求項１】 分周回路を介した出力周波数信号と、基
準周波数信号との比較偏差が、ループフィルタを介して
電圧制御発振回路に与えられる位相同期ループ回路にお
いて、 前記電圧制御発振回路が、２つの電圧制御端子を備え、 前記ループフィルタを介した比較偏差が与えられる、一
方の前記電圧制御端子の電圧を積分する第１の積分手段
を設け、 前記第１の積分手段の積分出力が、所定の範囲を超えた
際に、他方の電圧制御端子に与えられているプリセット
値を変更するプリセット値変更手段を設けた、 ことを特徴とする位相同期ループ回路。 - 【請求項２】 前記プリセット値変更手段は、 前記第１の積分手段の積分出力が与えられる比較手段を
備え、 前記比較手段により、前記積分出力が所定の範囲を超え
た際に出力される信号を、前記分周回路の分周比の設定
に応じたプリセット値を出力するカウンタに与えて、プ
リセット値を変更すると共に、 前記カウンタの出力をＤＡ変換回路を介して第２の積分
手段で積分して、前記他方の電圧制御端子に与える、 ことを特徴とする請求項１に記載の位相同期ループ回
路。 - 【請求項３】 前記プリセット値変更手段は、 前記第１の積分手段の積分出力が、所定の範囲を超えた
際に出力される信号を、分周比設定毎に、予めプリセッ
ト値が設定されるカウンタに与えて、プリセット値を変
更することを特徴とする請求項２に記載の位相同期ルー
プ回路。 - 【請求項４】 前記プリセット値変更手段は、 前記第１の積分手段の積分出力がＡＤ変換回路を介して
与えられるＣＰＵを含む制御回路を備え、 前記制御回路において、前記第１の積分手段の出力が所
定の範囲を超えた際に出力される信号を、ＤＡ変換回路
を介して第２の積分手段で積分して、前記他方の電圧制
御端子に与える、 ことを特徴とする請求項１に記載の位相同期ループ回
路。 - 【請求項５】 前記電圧制御発振回路の一方の電圧制御
端子の感度は、他方の電圧制御端子の感度に比べて低い
ことを特徴とする請求項１〜４のいずれか１項に記載の
位相同期ループ回路。 - 【請求項６】 前記第１の積分手段の時定数が、前記第
２積分手段の時定数及び、位相同期ループ応答時間に比
べ数倍以上大きいことを特徴とする請求項１〜５のいず
れか１項に記載の位相同期ループ回路。 - 【請求項７】 前記電圧制御発振回路の共振回路の共振
用コンデンサが、容量／電圧変化特性が異なる可変容量
ダイオードで構成されていることを特徴とする請求項１
〜６のいずれか１項に記載の位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001118065A JP2002314413A (ja) | 2001-04-17 | 2001-04-17 | 位相同期ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001118065A JP2002314413A (ja) | 2001-04-17 | 2001-04-17 | 位相同期ループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002314413A true JP2002314413A (ja) | 2002-10-25 |
Family
ID=18968512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001118065A Pending JP2002314413A (ja) | 2001-04-17 | 2001-04-17 | 位相同期ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002314413A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009189016A (ja) * | 2008-02-05 | 2009-08-20 | Sony Corp | デジタル位相ロックループを実施するためのシステム及び方法 |
| JP2009284221A (ja) * | 2008-05-22 | 2009-12-03 | Nec Electronics Corp | 周波数シンセサイザおよびその制御方法 |
| CN106059574A (zh) * | 2015-04-17 | 2016-10-26 | 台湾积体电路制造股份有限公司 | 用于数字化相位差的电路、pll电路及用于其的方法 |
| JP2020195080A (ja) * | 2019-05-29 | 2020-12-03 | 株式会社デンソー | 異常検出装置 |
-
2001
- 2001-04-17 JP JP2001118065A patent/JP2002314413A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009189016A (ja) * | 2008-02-05 | 2009-08-20 | Sony Corp | デジタル位相ロックループを実施するためのシステム及び方法 |
| JP2009284221A (ja) * | 2008-05-22 | 2009-12-03 | Nec Electronics Corp | 周波数シンセサイザおよびその制御方法 |
| CN106059574A (zh) * | 2015-04-17 | 2016-10-26 | 台湾积体电路制造股份有限公司 | 用于数字化相位差的电路、pll电路及用于其的方法 |
| JP2020195080A (ja) * | 2019-05-29 | 2020-12-03 | 株式会社デンソー | 異常検出装置 |
| JP7120155B2 (ja) | 2019-05-29 | 2022-08-17 | 株式会社デンソー | 異常検出装置 |
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