JP2009189016A - デジタル位相ロックループを実施するためのシステム及び方法 - Google Patents

Abstract

【課題】デジタル位相ロックループを実施するシステム及び方法を提供する。
【解決手段】デジタル位相ロックループを実施する装置は、ＶＣＯ制御電圧に応答して１次クロック信号を発生する電圧制御式発振器を含む。検出手段は、カウントアップ信号及びカウントダウン信号を含むカウンタ制御信号を発生し、１次クロック信号と基準信号の現在の関係を示す。アップ／ダウンカウンタは、次に対応するカウンタ制御信号に応答してカウンタ値を増分又は減分する。カウンタ値は、次に電圧制御式発振器により発生された１次クロック信号の周波数を調節するためにデジタル／アナログ変換器によってＶＣＯ制御電圧に変換される。代替実施形態では、上述のアップ／ダウンカウンタを利用して、デジタル／アナログ変換器でＶＣＯ制御電圧を発生する以外の適切な技術の利用により、カウンタ値に比例して電圧制御式発振器の周波数を調節することができる。
【選択図】図１

Description

本発明は、一般的に、電子情報を転送する技術に関するものであり、より具体的には、デジタル位相ロックループを実施するためのシステム及び方法に関する。

電子情報を転送する有効な方法の実施は、現代の電子システムの設計者及び製造業者にとって大きな考慮事項である。しかし、データ転送システムを有効に実施することは、システム設計者に相当な課題をもたらす場合がある。例えば、システム機能性及び性能の増大を求める要求の高まりには、システム処理機能の強化、及び付加的なハードウエアリソースが必要であろう。処理要件又はハードウエア要件が増加すると、結果として生産費増加及び作動上の非効率性による対応する有害な経済的影響が発生する恐れもある。

更に、様々な高度な転送作動を行うシステム機能の強化は、システムユーザに対して付加的な恩典を提供すると考えられるが、様々なシステム構成要素の制御及び管理に対して増大する要求を課す場合もある。例えば、デジタル画像データを有効に転送する強化された電子システムは、関わっているデジタルデータが大量かつ複雑であるために、有効な実施から恩典を受けると考えられる。

システムリソースに対する要求の増大及びデータ容量の実質的な増大により、データ転送システムを実施かつ利用するための新しい技術を開発することが関連のエレクトロニクス技術に対する関心事であることは明らかである。従って、上述のあらゆる理由から、電子情報を転送する有効なシステムを開発することは、設計者、製造業者、及び現代の電子システムのユーザにとって重要な考慮事項として残っている。

本発明により、デジタル位相ロックループを有効に実施するシステム及び方法を開示する。本発明の一実施形態によれば、位相ロックループ（ＰＬＬ）は、あらゆる適切なデバイス又は処理を同期させる１次クロック信号を再生するクロック再生手順を実行する。最初に、電圧制御式発振器（ＶＣＯ）が、１次クロック信号を発生させる。位相／周波数検出器が、１次クロック信号を基準信号と比較し、１次クロック信号の周波数を基準信号に適合させるために増加又は低減する必要があるか否かにより、アップ信号又はダウン信号のいずれかをチャージポンプに供給する。チャージポンプは、次に、チャージポンプ出力電流をコンデンサＣ２、抵抗器Ｒｄ、及びコンデンサＣｌで構成されたループフィルタに供給する。ループフィルタは、次に、ループフィルタ電圧を加算ノードへ供給する。

第１の実施形態では、位相／周波数検出器はまた、上述のアップ信号及びダウン信号を、アップ／ダウンカウンタへの対応するカウントアップ信号及びカウントダウン信号を発生させる位相誤差検出器に供給する。位相誤差検出器は、位相／周波数検出器からのアップ信号がアクティブである時、位相誤差（ＰＥ）クロックに応答してカウントアップ信号を発生させる。逆に、位相誤差検出器は、位相／周波数検出器からのダウン信号がアクティブである時、位相誤差（ＰＥ）クロックに応答してカウントダウン信号を発生させる。

第２の実施形態では、ループフィルタは、アップ／ダウンカウンタへのカウントアップ信号及びカウントダウン信号を発生させるレベル検出器に上述のループフィルタ電圧を供給する。レベル検出器は、ループフィルタ電圧が所定の上限を超える時にカウントアップ信号をアクティブ化する上方比較器を使用する。逆に、レベル検出器は、ループフィルタ電圧が所定の下限電圧よりも低い時にカウントダウン信号をアクティブ化する下方比較器を使用する。

第１及び第２の両方の実施形態では、カウントアップ信号がアクティブである時、アップ／ダウンカウンタは、カウンタクロックに応答して順次カウンタ値を増分する。逆に、カウントダウン信号がアクティブである時、アップ／ダウンカウンタは、カウンタクロックに応答して順次カウンタ値を減分する。アップ／ダウンカウンタは、次に、カウンタ値を加算ノードに供給されるアナログ駆動電圧に変換するデジタル／アナログ変換器（ＤＡＣ）にカウンタ値を供給する。加算ノードは、駆動電圧を上述のループフィルタ電圧と結合し、それによってＶＣＯにより発生された１次クロック信号の周波数を調節するためのＶＣＯ制御電圧を発生する。

代替的な実施形態では、上述のアップ／ダウンカウンタを利用して、デジタル／アナログ変換器でＶＣＯ制御電圧を発生すること以外の適切な技術を利用することにより、カウンタ値に比例してＶＣＯの周波数を調節することができる。例えば、カウンタ値を利用して、電流値、キャパシタンス値、又は遅延要素の総数を制御することにより、カウンタ値に比例してＶＣＯを制御することができる。少なくとも以上の理由から、本発明は、従って、デジタル位相ロックループを実施するための改良型システム及び方法に提供する。

本発明の一実施形態によるデータ伝送システムのブロック図である。 本発明による図１の受信機の一実施形態のブロック図である。 本発明の一実施形態による最適データサンプリング点を示す図である。 本発明の一実施形態によるアイダイアグラム及び対応するヒストグラムである。 位相ロックループの一実施形態の概略図である。 位相／周波数検出器の一実施形態のタイミング図である。 本発明による位相ロックループの一実施形態の概略図である。 本発明の一実施形態による図７の位相誤差検出器に対する例示的なタイミング図である。 本発明の一実施形態による図７の位相誤差検出器に対する例示的なタイミング図である。 本発明の一実施形態による図７の位相誤差検出器に対する例示的なタイミング図である。 本発明による位相ロックループの一実施形態の概略図である。 本発明の一実施形態による図９のレベル検出器に対する波形タイミング図である。

本発明は、データ伝送システムの改良品に関する。以下の説明は、当業者が本発明を製作及び使用することを可能にするために示すものであり、特許出願及びその要件の関連において提供するものである。開示する実施形態に対する様々な修正は、当業者に容易に明らかであると思われるので、本明細書での一般的な原理は、他の実施形態にも適用することができる。従って、本発明は、図示の様々な実施形態に限定することを意図したものではなく、本明細書で説明する原則及び特徴と合致する最も広い範囲を与えるものとする。

本発明は、デジタル位相ロックループを実施するための装置として本明細書で説明するものであり、ＶＣＯ制御電圧に応答して１次クロック信号を発生させる電圧制御式発振器を含む。検出手段は、カウントアップ信号及びカウントダウン信号を含むカウンタ制御信号を発生して１次クロック信号と基準信号の現在の関係を示している。アップ／ダウンカウンタは、次に、対応するカウンタ制御信号に応答して内部カウンタ値を増分又は減分させる。カウンタ値は、次に、デジタル／アナログ変換器により、電圧制御式発振器により発生される１次クロック信号の周波数を調節するアナログＶＣＯ制御電圧に変換される。代替的な実施形態では、上述のアップ／ダウンカウンタを利用して、デジタル／アナログ変換器でＶＣＯ制御電圧を発生すること以外の適切な技術を利用することにより、カウンタ値に比例して電圧制御式発振器の周波数を調節することができる。

図１を参照する。同図には、本発明の一実施形態によるデータ伝送システム１１０のブロック図が示されている。図１の実施形態では、データ伝送システム１１０は、送信機１１４及び受信機１２２を含むが、これらに限定されるものではない。代替的な実施形態では、データ伝送システム１１０は、図１の実施形態に関連して説明するような構成要素及び構成のある一定のものに加えて又はその代わりの構成要素及び構成を使用して実施することができる。

データ伝送システム１１０の図１の実施形態では、送信機１１４は、データサンプラ１２６を利用してあらゆる適切なデータ送信ソースから初期データ１１６を受信する。データサンプラ１２６は、送信クロック１３０を参照して初期データ１１６を同期させる。ドライバ１３４は、次に、送信データ１１８としてあらゆる適切な形式の伝送チャンネルで被同期初期データ１１６を出力する。データ伝送システム１１０の受信機１２２は、次に、送信データ１１８を受信及び処理することにより最終データ１３８をあらゆる適切なデータ転送先に供給することができる。

データ伝送システム１１０は、従って、伝送チャンネルを通じて２つの別々の位置の間であらゆる望ましい形式の電子データ又は情報を転送することができる。これらの位置は、かなり遠いもの（例えば、大陸間、又は衛星間）とすることができ、又は互いに比較的近い（例えば、電子システム内側の電子機器間）とすることができる。広範囲にわたる物理伝送媒体を使用して、この伝送を容易にすることができる。例示的には、自由空間（無線伝送）又は抑制された媒体（光ファイバ、導波路、ケーブルなど）内の電磁波がある。

この送信データ１１８は、一般的に、明瞭度（ビット誤り率（ＢＥＲ）が低い、受信機１２２で低い誤り発生率）を最大化し、データ処理機能（ビット／秒又は記号／秒で測定される）を最大化し、かつ送信電力、実施複雑性のようなある一定のコスト要因を最小にし、かつスペクトル効率を最大にする伝送チャンネルでの伝送に適切なフォーマットにするように処理される。

１つの処理方法は、伝送前に初期データ１１６をシリアル化し、従って、各データビットは、固有の記号により表される。これらの記号は、特定の速度でチャンネルにわたって送信され、送信機１１４の送信クロック１３０により制御される。低いＢＥＲでこれらの符号化記号を正確に受信及び逆シリアル化するために、受信機１２２は、周波数及び位相に対して送信機１１４の送信クロック１３０と類似しているローカル受信機クロックを再生することができる。着信送信データ１１８の周波数及び位相への受信機クロックのこの同期は、クロック再生手順中に「位相ロックループ（ＰＬＬ）」デバイスにより有利に実施することができる。受信機１２２の実施及び利用に関する更なる詳細を図２〜図１０に関連して更に以下で説明する。

図２を参照する。同図には、本発明による図１の受信機の一実施形態のブロック図が示されている。図２の実施形態では、受信機１２２は、インタフェース２１２、位相ロックループ（ＰＬＬ）２１８、及び処理モジュール２３０を含むことができるがこれらに限定されない。代替的な実施形態では、受信機１２２は、図２の実施形態に関連して説明する構成要素及び構成のある一定のものに加えて又はその代わりの構成要素及び構成を用いて実施することができる。様々な実施形態では、受信機１２２は、あらゆる他の適切な形式の電子デバイスとして実施することができる。

図２の実施形態では、送信データ１１８は、あらゆる望ましいデータソースから受信することができ、かつあらゆる適切なデータ形式で符号化することができる。例えば、ある一定の実施形態では、送信データ１１８は、データ伝送システム１１０（図１）の送信機１１４から受信することができる。図２の実施形態では、受信機１２２のインタフェース２１２は、対応する入力データ２１４に送信データ１１８を変換する。図２の実施形態では、位相ロックループ（ＰＬＬ）２１８は、入力データ２１４を受信し、これに応答してクロック再生手順を実施してクロック信号２２６を発生する。処理モジュール２３０は、あらゆる適切な処理手順を実施するために出力データ２２２及びクロック２２６を受信し、それによって最終データ１３８を発生することができる。ＰＬＬ２１８の実施及び利用に関するある一定の更なる詳細を図３〜図１０に関連して更に以下で説明する。

図３を参照する。同図には、本発明の一実施形態による最適データサンプリング点を示す図が示されている。図３の図は、例示の目的のために示されており、代替的な実施形態では、本発明は、図３の実施形態に関連して説明する技術及びタイミング関係のある一定のものに加えて又はその代わりの技術及びタイミング関係を利用することができる。

図３の実施形態では、受信機１２２（図１）への着信データ１１８の例示的なパルスが示されている。着信データ１１８に対して高い状態又は低い状態を判断する判断閾値３１６も示されている。図３の実施形態は、受信機１２２が着信データ１１８のパルスの現在の状態を読む一連の最適受信選択点を示している。例えば、図３の図は、時間３２４で発生する対応する最適サンプリング点に整列した着信データ１１８の第１のパルス３２０を示している。

着信データ１１８の様々な潜在的な形式のノイズ、遷移エッジ非対称化、ジッタ、及び上昇遷移又は下降遷移に及ぼす他の信号アーチファクトのために、受信機１２２には、データサンプリング点が、対応するデータパルスの途中に（それぞれの遷移エッジから離れて）発生するように、着信データ１１８に整列する被再生クロック２２６が必要である。クロック位相誤差を正確に判断するために、受信機１２２は、受信機ローカルクロック２２６に対する着信データ遷移の時間的位置に関する判断を行わなければならない。

従って、受信機１２２は、１つ又はそれよりも多くの判断閾値３１６を定めて、着信データ１１８が判断閾値３１６に達した時に、受信機１２２は、位相情報を判断することができる。従って、受信機１２２は、着信データ１１８に対する最適の時間位置に受信機ローカルクロック２２６（図２）を整列させることができる。受信機ローカルクロック２２６は、次に、着信データ１１８をサンプリングすることができ、次に、同じか又は別の判断閾値３１６を使用して、受信ビットの状態に関して判断する。図３の図は、受信機１２２の再生した位相ロッククロック２２６に整列した着信データ１１８と最適サンプリング点との関係を示している。上述のように、最適サンプリング点は、着信データ１１８のパルスの中央にある。換言すれば、最適サンプリング点は、隣接データ遷移から最も遠くにある位置にある。

図４を参照する。同図には、本発明の一実施形態による最適クロックタイミング特性を示すアイダイアグラム４１２及び対応するヒストグラム４２８が示されている。図４のアイダイアグラム４１２及びヒストグラム４２８は、例示のために示されている。代替的な実施形態では、本発明は、図４の実施形態に関連して説明する技術及びタイミング関係のある一定のものに加えて又はその代わりの技術及びタイミング関係を利用することができる。

受信機１２２（図１）への着信データ１１８には、時間と共にビット幅の変動がある。このような変動は、ジッタと呼ばれる。ジッタは、例えば、送信機１１４での及び／又は環境内のノイズにより引き起こされる不規則な成分を含む。ジッタは、例えば、伝送チャンネルの減衰及び帯域幅制限、及び／又は他のソースからの干渉により引き起こされる決定性成分も含む。ジッタの存在が原因となって、着信データ遷移は、受信機ローカルクロック２２６に関して時間的に移動する。

ジッタが大きすぎる場合、又は受信機クロック２２６の着信データ１１８に対する位相整列が不良な場合、ビット誤りは、受信機クロック２２６がデータ遷移部に近づく時に恐らく増加すると考えられ、ビット状態判断において誤りを犯す確率が高くなる。この現象を図４に示している。アイダイアグラム４１２は、個々のビット周期に対応するセグメントに分割された後の着信データ１１８のプロットであり、セグメントの各々は、アイダイアグラム４１２においては他のセグメントの上に重ね合わされている。

時間４１６と時間４２０の間に示す目の領域は、複数の重なり合ったデータ遷移、及び遷移部は、ジッタのような要因による単一の理想的な遷移から時間がどのように変動するかを示している。図４の実施形態では、ヒストグラム４２８は、データ遷移周波数と時間を示している。ヒストグラム４２８に示すように、受信機１２２サンプルがヒストグラム４２８のピークに近づいた場合、受信機１２２が誤ったビット状態判断を行うより高い確率がある。従って、最適サンプリング点は、時間４１６及び４２０で示すヒストグラムピークの中間にある時間４３２に位置する。本発明により、ローカルクロック２２６を正確に再生させると、受信機１２２は、時間４３２に最適サンプリング点を位置決めすることにより特定の誤り率でより大きな量のジッタに有利に耐えることができる。

図５を参照する。同図には、位相ロックループ（ＰＬＬ）５１０の一実施形態の概略図が示されている。図５の実施形態では、ＰＬＬ５１０は、電圧制御式発振器（ＶＣＯ）５１４、位相／周波数検出器５２２、チャージポンプ５３８、及びループフィルタ（コンデンサＣ２（５４２）、抵抗器Ｒｄ（５４６）、及びコンデンサＣ１（５５０））を含むことができるがこれらに限定されない。代替的な実施形態では、ＰＬＬ５１０は、図５の実施形態に関連して説明する構成要素及び構成のある一定のものに加えて又はその代わりの構成要素及び構成を用いて実施することができる。

図５の実施形態では、ＰＬＬ５１０は、クロック再生手順を実施してあらゆる適切なデバイス又は処理（例えば、図２の受信機１２２）を同期させる１次クロック信号を再生させる。図５の実施形態では、電圧制御式発振器（ＶＣＯ）５１４は、１次クロック信号５１８を発生する。位相／周波数検出器５２２は、１次クロック信号５１８を基準信号５２６と比較して、クロック信号５１８の周波数を基準信号５２６に適合させるために増分又は減分する必要あるか否かにより、アップ信号５３０又はダウン信号５３４をチャージポンプ５３８に供給する。チャージポンプ５３８は、次に、コンデンサＣ２（５４２）、抵抗器Ｒｄ（５４６）、及びコンデンサＣ１（５５０）で構成されたループフィルタにチャージポンプ出力電流を供給する。ループフィルタの構成要素は、ＶＣＯ５１４により発生されたクロック信号５１８の周波数を調節するためにＶＣＯ制御電圧５５４を供給する。

図５のＰＬＬ５１０に関する１つの問題は、コンデンサＣ１（５５０）は、一般的に、比較的大きいキャパシタンス値で実施されることが必要とされ、それによって、結果として対応するかなりの物理的サイズにもなるということである。集積回路としてＰＬＬ５１０を実施する時、コンデンサＣ１（５５０）の大きなサイズにより、集積回路の一部としての実施が制限され、代替的に、コンデンサＣ１（５５０）は、一般的に外部コンデンサとして実施する必要がある。この外部的な実施により、不利なことには、結果として付加的な接続要件がもたらされ、消費電力量の増大が発生し、ＰＬＬ５１０を実施する付加的な貴重な物理スペースが必要になる。デジタル技術を利用することにより位相ロックループを有効に実施する代替改良型技術を図７〜図１０に関連して更に以下で説明する。

図６を参照する。ここには、本発明の一実施形態による位相／周波数検出器のタイミング図が示されている。図６のタイミング図は、例示のために示されており、代替的な実施形態では、位相／周波数検出器は、図６の実施形態に関連して説明する波形及びタイミング関係のある一定のものに加えて又はその代わりの波形及びタイミング関係を使用して実施することができる。

図６の例においては、基準信号５２６（図５を参照されたい）は、クロックＶＣＯにその出力を増大させるアップ信号パルス５３０（図５を参照されたい）を発生するように主要なクロック信号５１８に先行するように示されている。他の状況では、位相／周波数検出器は、クロック信号５１８が基準信号５２６に先行する時、同様にダウン信号パルス５３４（図５を参照されたい）を発生することができる。類似した位相／周波数検出器の利用を図７〜図１０に関連して更に以下で説明する。

図７を参照する。ここには、本発明による位相ロックループ（ＰＬＬ）７１０の一実施形態の概略図が示されている。代替的な実施形態では、ＰＬＬ７１０は、図７の実施形態に関連して説明する構成要素、構成、及び機能のある一定のものに加えて又はその代わりの構成要素、構成、及び機能を用いて実施することができる。

図７の実施形態では、ＰＬＬ７１０は、クロック再生手順を実施してあらゆる適切なデバイス又は処理（例えば、図２の受信機１２２）を同期させるクロック信号７１８を再生させる。図７の実施形態では、電圧制御式発振器（ＶＣＯ）７１４は、クロック信号７１８を発生する。位相／周波数検出器７２２は、クロック信号７１８を基準信号７２６と比較して、クロック信号７１８の周波数を基準信号７２６に適合させるために増分又は減分する必要あるか否かにより、アップ信号７３０（図６を参照されたい）又はダウン信号７３４をチャージポンプ７３８に供給する。チャージポンプ７３８は、次に、コンデンサＣ２（７４２）、抵抗器Ｒｄ（７４６）、及びコンデンサＣ１（７５０）で構成されたループフィルタにチャージポンプ出力電流を供給する。ループフィルタは、ループフィルタ電圧７２０を加算ノード７５８へ供給する。

図７の実施形態では、位相／周波数検出器７２２はまた、アップ／ダウンカウンタ７７８へのカウントアップ信号７７０又はカウントダウン信号７７４を発生する位相誤差検出器７６２に上述のアップ信号７３０及びダウン信号７３４を供給する。図７の実施形態では、位相誤差検出器７６２は、位相／周波数検出器７２２からのアップ信号７３０がアクティブである時、位相誤差（ＰＥ）クロック７６６に応答してカウントアップ信号７７０を発生する。逆に、位相誤差検出器７６２は、位相／周波数検出器７２２からのダウン信号７３４がアクティブである時、位相誤差（ＰＥ）クロック７６６に応答してカウントダウン信号７７４を発生する。位相誤差検出器７６２の作動の一例を図８に更に関連して説明する。

図７の実施形態では、カウントアップ信号７７０がアクティブである時、アップ／ダウンカウンタ７７８は、カウンタクロック７８２に応答して順次カウンタ値を増分させる。逆に、カウントダウン信号７７４がアクティブである時、アップ／ダウンカウンタは、カウンタクロック７８２に応答して順次カウンタ値を減分する。図７の実施形態では、アップ／ダウンカウンタ７７８は、次に、加算ノード７５８に供給されるアナログ駆動電圧７９４にカウンタ値を変換するデジタル／アナログ変換器（ＤＡＣ）７９０へカウンタ値を供給する。代替的な実施形態では、上述のアップ／ダウンカウンタを利用して、デジタル／アナログ変換器でＶＣＯ制御電圧を発生すること以外の適切な技術を利用することにより、カウンタ値に比例してＶＣＯの周波数を調節することができる。例えば、カウンタ値を利用して、電流値、キャパシタンス値、又は遅延要素の総数を調節することによりカウンタ値に比例してＶＣＯを制御することができる。

図７の実施形態では、加算ノード７５８は、駆動電圧７９４を上述のループフィルタ電圧７２０と結合することにより、ＶＣＯにより発生されたクロック信号７１８の周波数を調節するＶＣＯ制御電圧７５４を発生する。図７の実施形態では、本発明は、主としてハードウエア回路として実施されるとして開示かつ説明している。しかし、代替的な実施形態では、本発明の機能のある一定のものは、本明細書で説明したハードウエア回路の機能に同等である機能を実施するために実行される適切なソフトウエア命令により実施することができる。位相誤差検出器７６２の作動の例を図８に更に関連して説明する。

図８Ａ〜図８Ｃを参照する。ここには、本発明の一実施形態による図７の位相誤差検出器７６２の例示的なタイミング図が示されている。図８の波形は、例示の目的のために示されている、代替的な実施形態では、位相誤差検出器７６２は、図８の実施形態に関連して説明する波形、タイミング関係、及び機能のある一定のものに加えて又はその代わりの波形、タイミング関係、及び機能を利用することができる。

図８の実施形態では、波形タイミング図は、アップ信号７３０、ダウン信号７３４、ＰＥクロック７６６、カウントアップ信号７７０、及びカウントダウン信号７７４（図７を参照されたい）を含む。図８の実施形態では、カウントアップ信号７７０又はカウントダウン信号７７４は、アップ信号７３０が所定の期間だけダウン信号７３４よりも先行するか又は遅れるかによってＰＥクロック７６６の立ち上がり区間で発生される。図８ａでは、時間８１４で、アップ信号７３０が所定の期間を上回ってダウン信号７３４より先行するので、カウントアップ７７０がアクティブ化される。逆に、図８ｂでは、時間８１８で、アップ信号７３０が所定の期間を上回ってダウン信号７３４より遅れるので、カウントダウン７７４がアクティブ化される。図８Ｃでは、カウントアップ７７０もカウントダウン７７４も、アップ信号７３０及びダウン信号７３４が所定の期間を上回ってオフセットしていないのでアクティブ化されない。

図９を参照する。同図には、本発明による位相ロックループ（ＰＬＬ）９１０の一実施形態の概略図が示されている。代替的な実施形態では、ＰＬＬ９１０は、図９の実施形態に関連して説明する構成要素及び構成のある一定のものに加えて又はその代わりの構成要素及び構成を用いて実施することができる。

図９の実施形態では、ＰＬＬ９１０は、クロック再生手順を実施してあらゆる適切なデバイス又は処理（例えば、図２の受信機１２２）を同期させるクロック信号９１８を再生させる。図９の実施形態では、電圧制御式発振器（ＶＣＯ）９１４は、クロック信号９１８を発生する。位相／周波数検出器９２２は、クロック信号９１８を基準信号９２６と比較して、クロック信号９１８の周波数を基準信号９２６に適合させるために増分又は減分する必要あるか否かにより、アップ信号９３０（図６を参照されたい）又はダウン信号９３４をチャージポンプ９３８に供給する。チャージポンプ９３８は、次に、コンデンサＣ２（９４２）、抵抗器Ｒｄ（９４６）、及びコンデンサＣ１（９５０）で構成されたループフィルタにチャージポンプ出力電流を供給する。ループフィルタは、ループフィルタ電圧９２０を加算ノード９５８へ供給する。

図９の実施形態では、ループフィルタはまた、カウントアップ信号９７２及びカウントダウン信号９８４をアップ／ダウンカウンタ９７８に対して発生するレベル検出器９９６に上述のループフィルタ電圧９２０を供給する。図９の実施形態では、レベル検出器９９６は、ループフィルタ電圧９２０が所定の上限電圧９６８を超えた時にカウントアップ信号９７２をアクティブ化する上方比較器９６４を使用する。逆に、レベル検出器９９６は、ループフィルタ電圧９２０が所定の下限電圧９８０よりも低い時にカウントダウン信号９８４をアクティブ化する下方比較器９７６を使用する。レベル検出器９９６の作動の一例を図１０に更に関連して説明する。

図９の実施形態では、カウントアップ信号９７２がアクティブである時、アップ／ダウンカウンタ９７８は、カウンタクロック９８２に応答して順次カウンタ値を増分させる。逆に、カウントダウン信号９８４がアクティブである時、アップ／ダウンカウンタは、カウンタクロック９８２に応答して順次カウンタ値を減分する。図９の実施形態では、アップ／ダウンカウンタ７７８は、次に、加算ノード７５８に供給されるアナログ駆動電圧７９４にカウンタ値を変換するデジタル／アナログ変換器（ＤＡＣ）７９０へカウンタ値を供給する。代替的な実施形態では、上述のアップ／ダウンカウンタを利用して、デジタル／アナログ変換器でＶＣＯ制御電圧を発生すること以外の適切な技術を利用することにより、カウンタ値に比例してＶＣＯの周波数を調節することができる。例えば、カウンタ値を利用して、電流値、キャパシタンス値、又は遅延要素の総数を調節することによりカウンタ値に比例してＶＣＯを制御することができる。

図９の実施形態では、加算ノード９５８は、駆動電圧９９４を上述のループフィルタ電圧９２０と結合することにより、ＶＣＯにより発生されたクロック信号９１８の周波数を調節するＶＣＯ制御電圧９５４を発生する。図９の実施形態では、本発明は、主としてハードウエア回路として実施されるとして開示かつ説明している。しかし、代替的な実施形態では、本発明の機能のある一定のものは、本明細書で説明したハードウエア回路の機能に同等である機能を実施するために実行される適切なソフトウエア命令により実施することができる。

ある一定の実施形態では、図９のレベル検出器９９６は、図７のＰＬＬ７１０に追加され、得られる組合せＰＬＬの全体的な性能特性を改善することができる。この組合せＰＬＬに従って位相誤差検出器７６２（図７を参照されたい）は、ＶＣＯ７１４の通常の制御に利用することができる。しかし、位相誤差検出器７６２が検出するには遅すぎる速度でクロック信号７１８の周波数が変化する（区分的温度シフト中など）ある一定の状況では、レベル検出器９９６（図９を参照されたい）は、レベル検出器９９６が特定の固定閾値電圧ベースのものである制御信号を発生させるので、ＶＣＯ７１４を制御するのに利用することができる。レベル検出器９９６の作動を図１０に更に関連して説明する。

図１０を参照する。同図には、本発明の一実施形態による図９のレベル検出器９９６に対する例示的なタイミング図が示されている。図１０の波形は、例示ために示されている。代替的な実施形態では、レベル検出器９９６は、図１０の実施形態に関連して説明する波形、タイミング関係、及び機能のある一定のものに加えて又はその代わりの波形、タイミング関係、及び機能を利用することができる。

図１０の実施形態では、波形タイミング図は、上限電圧９６８及び下限電圧９８０（図９を参照されたい）と共にループフィルタ電圧９５４を含む。図１０の実施形態では、カウントダウン信号９８４は、ループフィルタ電圧９５４が時間１０１４で下限９８０を超えるまでアクティブである。時間１０１８で、カウントアップ信号９７２は、ループフィルタ電圧９５４が上限９６８を上回った時にアクティブになる。時間１０２２で、カウントアップ信号９９７２は、ループフィルタ電圧９５４が上限９６８を下回った時に非アクティブになる。時間１０２６で、カウントダウン信号９７２は、ループフィルタ電圧９５４が下限９８０を下回った時にアクティブになる。図１０の実施形態では、カウントアップ信号９７２もカウントダウン信号９８４も、ループフィルタ電圧９５４が上限９６８と下限９８０の間のどこかに該当する間は非アクティブである。

ある一定の実施形態を参照して本発明を上述のように説明した。この開示内容に照らして他の実施形態も当業者に明らかであろう。例えば、本発明は、上述の実施形態で説明したもの以外の構成及び技術を使用して容易に実施することができる。更に、本発明は、上述したもの以外のシステムと共に有効に使用することができる。従って、説明した実施形態に対する上記及び他の変形は、特許請求の範囲だけによって限定される本発明により包含されることが意図されている。

１１０ データ伝送システム
１１４ 送信機
１２２ 受信機

Claims (20)

1. 位相ロックループを実施するための装置であって、
   ＶＣＯ制御手段に応答して１次クロック信号を発生する電圧制御式発振器と、
   前記１次クロック信号と基準信号の間の現在の関係を示すカウンタ制御信号を発生する検出手段と、
   前記カウンタ制御信号に応答して、前記電圧制御式発振器を調節するために前記ＶＣＯ制御手段に変換されているカウンタ値を更新するアップ／ダウンカウンタと、
   を含むことを特徴とする装置。
2. 前記検出手段は、前記アップ／ダウンカウンタを制御するための前記カウンタ制御信号を出す位相／周波数検出器を含むことを特徴とする請求項１に記載の装置。
3. 前記現在の関係は、前記１次クロック信号と前記基準信号の間の位相／周波数関係を含むことを特徴とする請求項１に記載の装置。
4. 前記アップ／ダウンカウンタは、前記１次クロック信号が前記基準信号に遅れる時に前記カウンタ値を増分し、該アップ／ダウンカウンタは、該１次クロック信号が該基準信号に先行する時に該カウンタ値を減分することを特徴とする請求項１に記載の装置。
5. 前記電圧制御式発振器の作動周波数を調節するために前記カウンタ値を前記ＶＣＯ制御手段に変換するデジタル／アナログ変換器を更に含むことを特徴とする請求項１に記載の装置。
6. 前記位相／周波数検出器は、前記１次クロック信号が前記基準信号に遅れる時にアップ信号を発生し、該位相／周波数検出器は、逆に、該１次クロック信号が該基準信号に先行する時にダウン信号を発生することを特徴とする請求項２に記載の装置。
7. 前記検出手段は、前記アップ信号及び前記ダウン信号を受信する位相誤差検出器を含み、該位相誤差検出器は、該アップ信号がアクティブである時に前記アップ／ダウンカウンタに対してカウントアップ信号を発生し、該位相誤差検出器は、該ダウン信号がアクティブである時に該アップ／ダウンカウンタに対してカウントダウン信号を発生することを特徴とする請求項６に記載の装置。
8. 前記位相誤差検出器は、前記アップ信号及び前記ダウン信号が所定の期間を超えてオフセットした時はいつでも、位相誤差クロック信号に応答して前記カウントアップ信号及び前記カウントダウン信号を発生することを特徴とする請求項７に記載の装置。
9. 前記アップ信号及び前記ダウン信号は、ループフィルタ電圧を応答的に発生するチャージポンプ及びループフィルタに供給されることを特徴とする請求項６に記載の装置。
10. 前記ループフィルタは、抵抗器と直列の第１のコンデンサと、該第１のコンデンサ及び該抵抗器と並列の第２のコンデンサとを含み、該第１のコンデンサは、前記位相ロックループと共に集積回路デバイス上に実施されることを特徴とする請求項９に記載の装置。
11. 前記検出手段は、前記ループフィルタ電圧を受け取るレベル検出器を含み、該レベル検出器は、該ループフィルタ電圧の現在値に基づいて、前記アップ／ダウンカウンタに対してカウントアップ信号又はカウントダウン信号のいずれかをアクティブ化することを特徴とする請求項９に記載の装置。
12. 前記レベル検出器は、前記カウントアップ信号を発生する上方比較器を含み、該レベル検出器はまた、前記カウントダウン信号を発生する下方比較器を含むことを特徴とする請求項９に記載の装置。
13. 前記上方比較器は、前記ループフィルタ電圧が所定の上限電圧よりも大きい時に前記カウントアップ信号をアクティブ化し、前記下方比較器は、該ループフィルタ電圧が所定の下限電圧よりも小さい時に前記カウントダウン信号を発生することを特徴とする請求項１２に記載の装置。
14. 前記ループフィルタ電圧を前記カウンタ値から比例的に導出された情報と共に加算して前記ＶＣＯ制御手段を生成する加算ノードを更に含むことを特徴とする請求項１２に記載の装置。
15. 前記位相ロックループは、電気通信受信機デバイスにおける処理及び構成要素を同期させる前記１次クロック信号を発生することを特徴とする請求項１に記載の装置。
16. 前記検出手段及び前記アップ／ダウンカウンタは、デジタル技術を用いて実施されることを特徴とする請求項１に記載の装置。
17. 前記検出手段は、協働方式で互いに同時に機能して前記電圧制御式発振器を制御する位相誤差検出器及びレベル検出器の両方を含むことを特徴とする請求項１に記載の装置。
18. 前記レベル検出器は、前記位相誤差検出器によって検出されない区分的温度変化を補償するために前記電圧制御式発振器を調節することにより、該位相誤差検出器を補足することを特徴とする請求項１７に記載の装置。
19. 位相ロックループを実施する方法であって、
    ＶＣＯ制御手段に応答して電圧制御式発振器で１次クロック信号を発生させる段階と、
    検出手段を利用して、前記１次クロック信号と基準信号の間の現在の関係を示すカウンタ制御信号を発生させる段階と、
    前記カウンタ制御信号に応答してカウンタ値を更新するアップ／ダウンカウンタを準備する段階と、
    前記電圧制御式発振器を調節するために前記カウンタ値を前記ＶＣＯ制御手段に変換する段階と、
    を含むことを特徴とする方法。
20. 位相ロックループを実施するための装置であって、
    ＶＣＯ制御手段に応答して１次クロックを発生させるための手段と、
    前記１次クロックの信号と基準信号との間の現在の関係を示すカウンタ制御信号を発生させるための手段と、
    前記カウンタ制御信号に応答してカウンタ値を更新するための手段と、
    前記１次クロックを発生させるための手段を調節するために前記カウンタ値を前記ＶＣＯ制御手段に変換するための手段と、
    を含むことを特徴とする装置。

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