JP2007312321A - シリアル・パラレル変換用の半導体集積回路 - Google Patents
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Abstract
確実な高速転送を実現可能なシリアル・パラレル変換用の半導体集積回路を提供する。
【解決手段】
シリアル・パラレル変換部2と、シリアル・パラレル変換部2で変換されたパラレルデータDPnをラッチするラッチ回路3と、シリアル入力データDSnと共に送信された入力クロック信号CLKinを位相比較器5の一方の入力端子において受信し、入力クロック信号CLKinを逓倍した逓倍クロック信号CLKm1を電圧制御発振器8で生成して、シリアル・パラレル変換部2に出力し、分周器9で逓倍クロック信号CLKm1を分周して第1分周クロック信号CLKd1を生成するPLL回路4と、逓倍クロック信号CLKm1に同期して第1分周クロック信号CLKd1をラッチし、位相比較器5の他方の入力端子とラッチ回路3に第2分周クロック信号CLKd2として出力するフリップフロップ回路10を備える。
【選択図】 図1
Description
以下、本発明に係る半導体集積回路の別実施形態について説明する。
2: シリアル・パラレル変換部
3: ラッチ回路
4: PLL回路
5: 位相比較器
6: チャージポンプ回路
7: ローパスフィルタ
8: 電圧制御発振器
9: 分周器
10: D型フリップフロップ回路
11: 第1クロックツリー回路
12: 第2クロックツリー回路
13: 従来のシリアル・パラレル変換装置
14: クロックツリー回路
15: クロックツリー回路
20: サンプリングクロック生成回路
21: エッジ検出回路
22: クロック選択回路
23: 多層クロック生成回路
30: クロックドライバ
31: 分配配線
32: 負荷回路
33: 局所バッファ
34: クロックツリー
40: 携帯電話
41: 折りたたみ式可動部分
42: 送信側シリアルインタフェース
43: 受信側シリアルインタフェース
44: アプリケーションプロセッサ
45: 液晶表示装置(LCD)
46: LCDドライバ
47: LVDS信号線
CLKin:入力クロック信号
CLKm1:逓倍クロック信号
CLKm2:逓倍クロック信号
CLKd1:第1分周クロック信号
CLKd2:第2分周クロック信号
CLKd3:第2分周クロック信号
CLK: クロック信号
CLK0〜CLKn−1:クロック信号
DPn: パラレルデータ
DSn: シリアル入力データ
DIN: 入力データ
FBCLK:分周クロック信号
SCLK: 選択クロック信号
Δt1: 第2クロックツリー回路の遅延時間
Δt2: D型フリップフロップ回路の遅延時間
Δt3: 第1クロックツリー回路の遅延時間
Δt4: 時間差
Δt5: 時間差
Δt11: 電圧制御発振器の遅延時間
Δt12: 分周器9の遅延時間
Δt13: クロックツリー回路14の遅延時間
Δt14: 時間差
Claims (6)
- 所定ビット長のシリアル入力データを受信して前記所定ビット長と同じビット幅のパラレルデータに変換するシリアル・パラレル変換部と、
前記シリアル・パラレル変換部で変換された前記パラレルデータをラッチするラッチ回路と、
位相比較器と電圧制御発振器と分周器を少なくとも備え、前記シリアル入力データと並行して送信された入力クロック信号を前記位相比較器の一方の入力端子において受信し、前記電圧制御発振器において前記入力クロック信号を前記所定ビット長と同数倍に逓倍した逓倍クロック信号を生成して前記シリアル・パラレル変換部に出力し、前記分周器において前記逓倍クロック信号を前記所定ビット長と同数分の1に分周して第1分周クロック信号を生成して出力するPLL回路と、
前記逓倍クロック信号に同期して、前記分周器から出力される前記第1分周クロック信号をラッチするとともに、ラッチした前記第1分周クロック信号を前記位相比較器の他方の入力端子と前記ラッチ回路に第2分周クロック信号として出力するフリップフロップ回路と、を備えてなることを特徴とするシリアル・パラレル変換用の半導体集積回路。 - 前記フリップフロップ回路の出力端子から前記位相比較器の前記他方の入力端子と前記ラッチ回路のクロック入力端子までの前記第2分周クロック信号の信号伝達経路に対して合成された第1クロックツリー回路と、
前記電圧制御発振器の出力端子から前記シリアル・パラレル変換部のクロック入力端子までの前記逓倍クロック信号の信号伝達経路に対して合成された第2クロックツリー回路と、を備え、
前記第2分周クロック信号が、前記第1クロックツリー回路を介して前記位相比較器の他方の入力端子と前記ラッチ回路に供給され、
前記逓倍クロック信号が、前記第2クロックツリー回路を介して前記シリアル・パラレル変換部に供給されていることを特徴とする請求項1に記載のシリアル・パラレル変換用の半導体集積回路。 - 前記第1クロックツリー回路から出力される前記第2分周クロック信号の立ち上がりエッジと立ち下がりエッジの何れか一方のタイミングと、前記第2クロックツリー回路から出力される前記逓倍クロック信号の立ち上がりエッジと立ち下がりエッジの何れか一方のタイミングが一致するようにタイミング調整されていることを特徴とする請求項2に記載のシリアル・パラレル変換用の半導体集積回路。
- 位相比較器と電圧制御発振器と分周器を少なくとも備え、入力クロック信号を前記位相比較器の一方の入力端子において受信し、前記電圧制御発振器において前記入力クロック信号を前記所定ビット長と同数倍に逓倍した逓倍クロック信号を生成して前記シリアル・パラレル変換部に出力し、前記分周器において前記逓倍クロック信号を前記所定ビット長と同数分の1に分周して第1分周クロック信号を生成して出力するPLL回路と、
前記逓倍クロック信号に同期して、前記分周器から出力される前記第1分周クロック信号をラッチするとともに、ラッチした前記第1分周クロック信号を前記位相比較器の他方の入力端子と前記ラッチ回路に第2分周クロック信号として出力するフリップフロップ回路と、を備えてなることを特徴とする半導体集積回路。 - 前記フリップフロップ回路の出力端子から前記位相比較器の前記他方の入力端子までの前記第2分周クロック信号の信号伝達経路に対して合成された第1クロックツリー回路を備え、
前記第2分周クロック信号が、前記第1クロックツリー回路を介して前記位相比較器の他方の入力端子に供給されていることを特徴とする請求項4に記載の半導体集積回路。 - 前記電圧制御発振器の出力端子から、前記逓倍クロック信号をクロック入力として受信する同期式回路のクロック入力端子までの前記逓倍クロック信号の信号伝達経路に対して合成された第2クロックツリー回路を備え、
前記逓倍クロック信号が、前記第2クロックツリー回路を介して前記同期式回路に供給され、
前記第1クロックツリー回路から出力される前記第2分周クロック信号の立ち上がりエッジと立ち下がりエッジの何れか一方のタイミングと、前記第2クロックツリー回路から出力される前記逓倍クロック信号の立ち上がりエッジと立ち下がりエッジの何れか一方のタイミングが一致するようにタイミング調整されていることを特徴とする請求項5に記載の半導体集積回路。
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JP2006141889A JP2007312321A (ja) | 2006-05-22 | 2006-05-22 | シリアル・パラレル変換用の半導体集積回路 |
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