JP6064930B2 - 電気・電子機器、回路、及び通信システム - Google Patents
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Description
(1)第1の実施形態:
(2)第2の実施形態:
(3)第3の実施形態:
(4)第4の実施形態:
図1は、本実施形態に係る回路の構成を示すブロック図である。同図に示す回路100は、複数の対象回路11〜15から成る対象回路群10、対象回路11〜15への入力を制御する入力制御回路20、複数の対象回路11〜15からの出力を制御する出力制御回路30、及び、対象回路11〜15の特性を調整する特性調整回路40を備えている。本実施形態において、特性調整回路40は、入力制御回路20や出力制御回路30の制御部としても機能する。
図1に示す例では、対象回路群10は、対象回路11〜15を有している。対象回路11〜15は、所定の演算処理を行う同一又は互換性のある回路構成である。
入力制御回路20は、回路100に入力された入力信号IN0〜IN3の入力先を、対象回路11〜15から選択した何れかの回路に切り替える。このとき、同じ入力信号が異なる対象回路に入力されてもよい。
出力制御回路30は、対象回路11〜15が出力する5つの出力信号OUT11〜OUT15から選択したいずれか4つの出力信号を回路100の出力信号OUT0〜OUT3として出力する。
図2(a)は、回路100の各信号のタイミングチャートの一例であり、図2(b)は、特性を調整される対象回路と各セレクタへ入力される制御信号との関係を示す表である。図2(a)には、入力信号IN0〜IN3、入力側制御信号IN_S[3:1]、出力側制御信号OUT_S[3:0]、及び、各タイミングにおける特性調整回路40が特性の調整を行う対象回路を示してある。
まず、対象回路11の特性調整を行う際は、入力信号IN0〜IN3が対象回路12〜15に入力されるように入力制御回路20を制御するとともに、対象回路12〜15の出力信号が出力信号OUT0〜OUT3となるように出力制御回路30を制御する。
次に、対象回路12の特性調整を行う際は、入力信号IN0〜IN3が対象回路11,13〜15に入力されるように入力制御回路20を制御するとともに、対象回路11,13〜15の出力信号が出力信号OUT0〜OUT3となるように出力制御回路30を制御する。
次に、対象回路13の特性調整を行う際は、入力信号IN0〜IN3が対象回路11,12,14,15に入力されるように入力制御回路20を制御するとともに、対象回路11,12,14,15の出力信号が出力信号OUT0〜OUT3となるように出力制御回路30を制御する。
次に、対象回路14の特性調整を行う際は、入力信号IN0〜IN3が対象回路11〜13,15に入力されるように入力制御回路20を制御するとともに、対象回路11〜13,15の出力信号が出力信号OUT0〜OUT3となるように出力制御回路30を制御する。
次に、対象回路15の特性調整を行う際は、入力信号IN0〜IN3が対象回路11〜14に入力されるように入力制御回路20を制御するとともに、対象回路11〜14の出力信号が出力信号OUT0〜OUT3となるように出力制御回路30を制御する。
以上説明したように、本実施形態に係る回路100は、必要数よりも多い複数の対象回路11〜15と、対象回路11〜15の特性を調整し、対象回路11〜15の使用状態/非使用状態を制御する特性調整回路40と、を備え、特性調整回路40は、必要数の対象回路を使用状態とし、残りの対象回路を非使用状態とし、非使用状態の対象回路に対して特性の調整を行う。
図3は、本実施形態に係る回路200の構成を示す例である。同図に示す回路200は、高速シリアル伝送の受信器の例であり、クロックデータ再生回路群(CDR回路群)210、入力制御回路220、出力制御回路230、特性調整回路240、及びスキュー調整回路250を備えている。本実施形態において、特性調整回路240は、入力制御回路220や出力制御回路230、スキュー調整回路250の制御部としても機能する。
図3に示す例では、CDR回路群210は、CDR回路211〜215を有している。CDR回路211〜215は、クロックデータ再生動作を行う同一又は互換性ある回路構成である。
スキュー調整回路250は、各CDR回路から出力されるデータとクロックにスキュー調整を行う。本実施形態では、調整中のCDR回路と全く同じデータ系列を出力しているCDR回路が存在している。
入力制御回路220は、回路200に入力された入力信号IN0〜IN3の入力先を、CDR回路211〜215から選択して切り替える。このとき、同じ入力信号が異なるCDR回路に入力されてもよい。
本実施形態において、特性調整回路240は、CDR回路211〜215を、上述した対象回路11〜15と同様に順次に非使用状態に制御するとともに、非使用状態のCDR回路に特性調整を行っている。従って、各CDR回路211〜215の特性調整を行う際の入力制御回路220及び出力制御回路230の制御は、上述した第1実施形態における入力制御回路20及び出力制御回路30の制御と同様であるので以下では説明を省略する。
図4は、入力データと再生クロックの定常位相誤差調整を説明する図であり、CDR回路の一例としてクロック再生用PLL(phase locked loop)回路を示している。
図5は、位相比較器310の内部構成例を示している。
[駆動回路における調整信号の使用例]
図6は、駆動回路320の内部構成例を示している。
図10は、発振回路330の内部構成例を示している。
図14は、同期化回路350の内部構成例を示している。
図15は、電圧制御発振器の周波数感度の調整を説明する図であり、CDR回路の一例として、自動調整位相同期回路(PLL)の概略構成を示してある。なお、同図には、電圧制御発振器の周波数感度の調整に必要な構成のみを記載してある。
図16は、ゲーテッドVCO型CDRのフリーラン周波数調整を説明する図であり、CDR回路の一例として、マルチビットレートのタイミング抽出回路を示してある。
図17は、本実施形態に係る回路600の構成を示す例である。同図に示す回路600は、高速シリアル伝送の受信器の例であり、クロックデータ再生回路群610、入力制御回路620、出力制御回路630、特性調整回路640、スキュー調整回路650、等価器群660、及び受信終端群670を備えている。本実施形態において、特性調整回路640は、入力制御回路620や出力制御回路630、スキュー調整回路650の制御部としても機能する。
図18は、本実施形態に係る通信システム700の概略構成を示す図である。同図に示す通信システム700は、送信側回路としての送信側LSI710と受信側回路としての受信側LSI720を備えている。送信側LSI710から出力される信号は、伝送路を介して受信側LSI720に入力される。
必要数よりも多い複数の対象回路と、
前記対象回路の特性を調整する特性調整回路と、
前記対象回路の使用状態/非使用状態を制御する制御部と、
を備え、
前記制御部は、前記必要数の対象回路を使用状態とし、残りの対象回路を非使用状態とし、
前記特性調整回路は、非使用状態の前記対象回路に対して特性の調整を行う電気・電子機器。
前記制御部は、前記複数の対象回路からの出力を制御する出力制御回路を有し、
前記出力制御回路は、使用状態の前記対象回路の出力信号を出力し、非使用状態の前記対象回路の出力信号を出力しない前記(a)に記載の電気・電子機器。
前記複数の対象回路への入力データの数は、前記必要数と同数であり、
前記制御部は、各前記対象回路への入力データの入力を制御する入力制御回路を更に有し、
前記入力制御回路は、使用状態の前記対象回路には前記入力データのいずれかを入力し、非使用状態の前記対象回路には使用状態の前記対象回路の何れかと同じ入力データを入力し、
前記特性調整回路は、同じ入力データが入力されている使用状態の前記対象回路と非使用状態の前記対象回路とを比較して、非使用状態の前記対象回路の特性を調整する前記(a)又は(b)に記載の電気・電子機器。
前記制御回路は、前記複数の対象回路が満遍なく非使用状態になるように前記対象回路の使用状態/非使用状態を制御する前記(a)〜(c)の何れか1つに記載の電気・電子機器。
前記対象回路は、前記入力データから再生した再生データと再生クロックを出力するクロックデータ再生回路である前記(a)〜(d)の何れか1つに記載の電気・電子機器。
前記特性調整回路は、前記クロックデータ再生回路の定常位相誤差を調整する前記(e)に記載の電気・電子機器。
前記特性調整回路は、前記クロックデータ再生回路を構成する電圧制御発振器の周波数感度を調整する前記(e)又は(f)に記載の電気・電子機器。
前記特性調整回路は、ゲーテッド電圧制御発振器型の前記クロックデータ再生回路のフリーラン周波数を調整する前記(e)〜(g)の何れか1つに記載の電気・電子機器。
前記入力データは、高速シリアル伝送されてきら受信データであり
前記対象回路は、前記入力データの周波数特性を調整する等価器である前記(a)〜(d)の何れか1つに記載の電気・電子機器。
前記再生データと前記再生クロックのスキューを調整するスキュー調整回路を更に備え、
前記特性調整回路は、同じ入力データが入力されている使用状態の前記クロックデータ再生回路の出力データ系列と非使用状態の前記クロックデータ再生回路の出力データ系列とを比較してスキュー量を検出し、
前記スキュー調整回路は、前記特性調整回路が検出したスキュー量を解消するようにスキューの調整を行う前記(a)〜(i)の何れか1つに記載の電気・電子機器。
必要数よりも多い複数の対象回路と、
前記対象回路の特性を調整する特性調整回路と、
前記対象回路の使用状態/非使用状態を制御する制御部と、
を備え、
前記制御部は、前記必要数の対象回路を使用状態とし、残りの対象回路を非使用状態とし、
前記特性調整回路は、非使用状態の前記対象回路に対して特性の調整を行う回路。
送信側回路と受信側回路とを備えた通信システムであって、
前記受信側回路は、必要数よりも多い複数の対象回路と、前記対象回路の特性を調整する特性調整回路と、前記対象回路の使用状態/非使用状態を制御する制御部と、を有し、
前記制御部は、前記必要数の対象回路を使用状態とし、残りの対象回路を非使用状態とし、
前記特性調整回路は、非使用状態の前記対象回路に対して特性の調整を行う通信システム。
前記送信側回路は、前記受信側回路との通信においては調整用の待機時間を設けずに連続的にデータを送信し、前記受信側回路のように非使用状態の対象回路に対する特性調整機能を持たない受信側回路との通信においては調整用の待機時間を設けつつ断続的にデータを送信する前記(k)に記載の通信システム。
Claims (6)
- 必要数よりも多い複数のクロック再生用PLL(phase locked loop)回路と、
前記クロック再生用PLL回路の特性を調整する特性調整回路と、
前記クロック再生用PLL回路の使用状態/非使用状態を制御する制御部と、を備え、
前記制御部は、前記必要数のクロック再生用PLL回路を使用状態とし、残りのクロック再生用PLL回路を非使用状態とし、
前記特性調整回路は、前記クロック再生用PLL回路の同期化回路がデータ信号の立ち上がりエッジと分周クロックの立ち上がりエッジとの間の位相オフセットを表すループ外位相誤差信号を入力されており、当該ループ外位相誤差信号に応じて生成した調整信号を用いて非使用状態の前記クロック再生用PLL回路の位相比較器の遅延バッファにおける遅延時間を調整することにより前記クロック再生用PLL回路の同期化回路がデータ信号の立ち上がりエッジと分周クロックの立ち上がりエッジとの間の位相関係を調整する、電気・電子機器。 - 前記制御部は、前記複数のクロック再生用PLL回路からの出力を制御する出力制御回路を有し、
前記出力制御回路は、使用状態の前記クロック再生用PLL回路の出力信号を出力し、非使用状態の前記クロック再生用PLL回路の出力信号を出力しない請求項1に記載の電気・電子機器。 - 前記複数のクロック再生用PLL回路への入力データの数は、前記必要数と同数であり、
前記制御部は、各前記クロック再生用PLL回路への入力データの入力を制御する入力制御回路を更に有し、
前記入力制御回路は、使用状態の前記クロック再生用PLL回路には前記入力データのいずれかを入力し、非使用状態の前記クロック再生用PLL回路には使用状態の前記クロック再生用PLL回路の何れかと同じ入力データを入力し、
前記特性調整回路は、同じ入力データが入力されている使用状態の前記クロック再生用PLL回路と非使用状態の前記クロック再生用PLL回路とを比較して、非使用状態の前記クロック再生用PLL回路の特性を調整する請求項1又は請求項2に記載の電気・電子機器。 - 前記制御部は、前記複数のクロック再生用PLL回路が満遍なく非使用状態になるように前記クロック再生用PLL回路の使用状態/非使用状態を制御する請求項1〜請求項3の何れか1項に記載の電気・電子機器。
- 必要数よりも多い複数のクロック再生用PLL(phase locked loop)回路と、
前記クロック再生用PLL回路の特性を調整する特性調整回路と、
前記クロック再生用PLL回路の使用状態/非使用状態を制御する制御部と、を備え、
前記制御部は、前記必要数のクロック再生用PLL回路を使用状態とし、残りのクロック再生用PLL回路を非使用状態とし、
前記特性調整回路は、前記クロック再生用PLL回路の同期化回路がデータ信号の立ち上がりエッジと分周クロックの立ち上がりエッジとの間の位相オフセットを表すループ外位相誤差信号を入力されており、当該ループ外位相誤差信号に応じて生成した調整信号を用いて、非使用状態の前記クロック再生用PLL回路の位相比較器の遅延バッファにおける遅延時間を調整することにより、前記クロック再生用PLL回路の同期化回路がデータ信号の立ち上がりエッジと分周クロックの立ち上がりエッジとの間の位相関係を調整する、回路。 - 送信側回路と受信側回路とを備えた通信システムであって、
前記受信側回路は、必要数よりも多い複数のクロック再生用PLL(phase locked loop)回路と、前記クロック再生用PLL回路の特性を調整する特性調整回路と、前記クロック再生用PLL回路の使用状態/非使用状態を制御する制御部と、を有し、
前記制御部は、前記必要数のクロック再生用PLL回路を使用状態とし、残りのクロック再生用PLL回路を非使用状態とし、
前記特性調整回路は、前記クロック再生用PLL回路の同期化回路がデータ信号の立ち上がりエッジと分周クロックの立ち上がりエッジとの間の位相オフセットを表すループ外位相誤差信号を入力されており、当該ループ外位相誤差信号に応じて生成した調整信号を用いて、非使用状態の前記クロック再生用PLL回路の位相比較器の遅延バッファにおける遅延時間を調整することにより、前記クロック再生用PLL回路の同期化回路がデータ信号の立ち上がりエッジと分周クロックの立ち上がりエッジとの間の位相関係を調整する、通信システム。
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