CN101795125A - 振荡器电路及门控振荡器的校准方法 - Google Patents

振荡器电路及门控振荡器的校准方法 Download PDF

Info

Publication number
CN101795125A
CN101795125A CN201010001116A CN201010001116A CN101795125A CN 101795125 A CN101795125 A CN 101795125A CN 201010001116 A CN201010001116 A CN 201010001116A CN 201010001116 A CN201010001116 A CN 201010001116A CN 101795125 A CN101795125 A CN 101795125A
Authority
CN
China
Prior art keywords
clock signal
signal
oscillator
gate control
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201010001116A
Other languages
English (en)
Other versions
CN101795125B (zh
Inventor
梁哲夫
胡思全
杜宇轩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Inc
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Inc filed Critical MediaTek Inc
Publication of CN101795125A publication Critical patent/CN101795125A/zh
Application granted granted Critical
Publication of CN101795125B publication Critical patent/CN101795125B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
    • H04L7/0276—Self-sustaining, e.g. by tuned delay line and a feedback path to a logical gate

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明涉及振荡器电路及门控振荡器的校准方法。根据本发明的一个实施方式，一种振荡器电路包括门控振荡器以及校准电路。门控振荡器用于根据控制信号产生振荡器信号，其中门控振荡器还接收门控信号以使振荡器信号的边沿与门控信号的边沿对准。校准电路耦接至门控振荡器，用于接收第一时钟信号与第二时钟信号，根据第一时钟信号与第二时钟信号检测门控振荡器的对准操作，并根据已检测的对准操作产生控制信号。通过本发明所提供的振荡器电路及门控振荡器的校准方法，改善振荡器的误码率与抖动性能。与现有技术的校准方法相比较，在本发明的校准机制中不必需要复制振荡器与本地参考时钟，可得到减小电路面积与产品成本的效果且具有更高精度。

Description

振荡器电路及门控振荡器的校准方法
技术领域
本发明有关于校准技术，且特别有关于振荡器电路及门控振荡器的校准方法。
背景技术
因为门控振荡器(gated oscillator)可对输入信号执行实时相位重对准(instantaneous phase realignment)，最近其需求有较大增长。门控振荡器的应用包括突发模式时钟与数据恢复(Burst Mode Clock and Data Recovery，以下简称为BMCDR)、低噪声时钟产生(low-noise clock generation)等。BMCDR电路是从格式化数据突发中同步或恢复时间信息的电路或者电路元件，其中，格式化数据应用或者输入至时钟与数据恢复(Clock and Data Recovery，CDR)电路。然而，门控振荡器的一个不利点是：门控振荡器与输入信号之间的固有频率偏移量(inherent frequency offset)导致误码率(Bit Error Rate，以下简称为BER)恶化或不希望的边频(spur)。根据现有技术，可使用带复制门控振荡器的锁相环(Phase Locked Loop，PLL)以追踪片上(on-chip)进程、电压及温度(Process，Voltage and Temperature，PVT)的变化。然而，此方式需要额外的用于复制的电路面积，且难免会发生门控振荡器与复制之间的失配(mismatch)。
根据现有技术的另一方法，包括本地参考频率以校准门控振荡器与输入信号之间的频率偏移量。然而，本地参考时钟与输入数据率之间的失配依然存在，这意味着需要高精度本地时钟源，而高精度本地时钟源会造成电路成本大幅增加。因此，业界强烈需要有效的背景校准技术(background calibration technique)。
发明内容
有鉴于此，本发明特提供振荡器电路及门控振荡器的校准方法。
在本发明的一个实施方式中，提供一种振荡器电路，包括门控振荡器以及校准电路。门控振荡器用于根据控制信号产生振荡器信号，其中门控振荡器还接收门控信号以使振荡器信号的边沿与门控信号的边沿对准。校准电路耦接至门控振荡器，用于接收第一时钟信号与第二时钟信号，根据第一时钟信号与第二时钟信号检测门控振荡器的对准操作，并根据已检测的对准操作产生控制信号。
在本发明的另一个实施方式中，提供一种振荡器电路，包括门控振荡器以及校准电路。门控振荡器用于根据控制信号产生振荡器信号。校准电路，耦接至门控振荡器，用于接收第一时钟信号与第二时钟信号，根据第一时钟信号与第二时钟信号检测振荡器信号的频率或者周期的变化，并根据已检测的变化产生控制信号，其中第一时钟信号与第二时钟信号至少其中之一从振荡器信号取得，且第二时钟信号是第一时钟信号的延迟形式。
在本发明的又一个实施方式中，提供一种门控振荡器的校准方法，包括：根据由门控振荡器产生的振荡器信号的多个相位检测门控振荡器的对准操作；以及根据已检测的对准操作产生控制信号以调整门控振荡器。
在本发明的又一个实施方式中，提供一种门控振荡器的校准方法，包括：根据控制信号产生振荡器信号；接收第一时钟信号与第二时钟信号，并根据第一时钟信号与第二时钟信号检测振荡器信号的频率或者周期的变化；以及根据已检测的变化产生控制信号；其中第一时钟信号与第二时钟信号至少其中之一从振荡器信号取得，且第二时钟信号是第一时钟信号的延迟形式。
在本发明的又一个实施方式中，提供一种振荡器电路，包括门控振荡器以及校准电路。门控振荡器用于根据控制信号执行操作。校准电路，耦接至门控振荡器，用于从门控振荡器接收第一时钟信号与第二时钟信号，并根据第一时钟信号与第二时钟信号产生控制信号。
在本发明的又一个实施方式中，提供一种振荡器电路，包括门控振荡器以及校准电路。门控振荡器用于根据控制信号执行操作。校准电路，耦接至门控振荡器，用于从门控振荡器接收第一时钟信号且另接收与第二时钟信号，并根据第一时钟信号与第二时钟信号产生控制信号，其中第一时钟信号接收自门控振荡器，且第二时钟信号是第一时钟信号的延迟形式。
在本发明的又一个实施方式中，提供一种门控振荡器的校准方法，包括：根据控制信号控制门控振荡器的操作；以及从门控振荡器接收第一时钟信号与第二时钟信号，并根据第一时钟信号与第二时钟信号产生控制信号。
在本发明的又一个实施方式中，提供一种门控振荡器的校准方法，包括：根据控制信号控制门控振荡器的操作；以及接收第一时钟信号与第二时钟信号，并根据第一时钟信号与第二时钟信号产生控制信号，其中第一时钟信号接收自该门控振荡器，且第二时钟信号是第一时钟信号的延迟形式。
通过本发明所提供的振荡器电路及门控振荡器的校准方法，改善振荡器的BER与抖动(jitter)性能。与现有技术的校准方法相比较，在本发明的校准机制中不必需要复制振荡器与本地参考时钟，可得到减小电路面积与产品成本的效果且具有更高精度。
附图说明
图1A显示根据本发明的一个实施方式的门控振荡器的示意图。
图1B显示根据本发明的一个实施方式的具有目标频率的目标时钟信号、振荡器时钟信号与门控信号的时序图。
图2显示根据本发明的一个实施方式的可降低对准操作导致的效应的振荡器电路示意图。
图3显示根据本发明的一个实施方式的振荡器电路的方块图。
图4显示根据本发明的另一个实施方式的振荡器电路的方块图。
图5显示根据本发明的一个实施方式的具有预先校准技术的BMCRD电路的示意图。
图6A与图6B是监视器根据第一时钟信号与第二时钟信号检测对准操作的一个实例的示意图。
图7显示根据本发明的一个实施方式的范例相位重对准检测器的示意图。
具体实施方式
为使本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施方式，并配合附图，作详细说明如下。应注意，以下所述实施方式仅用以例示本发明的目的，其并非本发明的限制。本发明的权利范围应以权利要求为准。
图1A显示根据本发明的一个实施方式的门控振荡器101的示意图。图1B显示根据本发明的一个实施方式的具有目标频率的目标时钟信号、振荡器时钟信号与门控信号(gating signal)的时序图。如图1B所示，振荡器具有与目标频率并不相同的共振频率或者自由振荡频率(free-run frequency)。为使振荡器时钟的平均频率接近目标频率，使用波形相应于目标时钟信号的门控信号。在t1时刻，门控信号的脉冲输入至振荡器，门控信号迫使振荡器时钟信号与门控信号对准(例如，将振荡器时钟信号的边沿与门控信号的边沿对准)。然而，由于振荡器自由振荡频率与目标频率之间的固有频率偏移，振荡器时钟信号可能会逐渐偏离，导致振荡器时钟信号的时钟边沿偏离目标时钟信号的时钟边沿。为校正该频率偏移，在t2时刻，门控信号的另一脉冲输入至振荡器以使振荡器时钟信号与门控信号重对准，以保持振荡器时钟信号的平均频率等于目标频率。这种振荡器被称为门控振荡器。每当有数据传输时，可产生门控信号。然而，对准操作导致输出抖动与BER恶化。为提高性能，图2显示根据本发明的一个实施方式的可降低对准操作导致的影响的振荡器电路的示意图。
振荡器电路200包括门控振荡器201与校准电路202。根据本发明的实施方式，门控振荡器201可为门控电压控制振荡器(Gated Voltage ControlledOscillator，以下简称为GVCO)、门控电流控制振荡器(Gated Current ControlledOscillator，以下简称为GICO)、门控数字控制振荡器(Gated Digital ControlledOscillator，以下简称为GDCO)等。门控振荡器201以共振频率产生振荡器信号，其中共振频率可根据控制信号Sctrl进行调整。门控振荡器201还接收门控信号SG以将振荡器信号的边沿与门控信号的边沿对准。校准电路202检测门控振荡器201或振荡器时钟信号的特性(behavior)，并决定门控振荡器201的共振频率是否需要调整。例如，如果发生对准操作或发生振荡器时钟信号的周期/频率的瞬时变化，校准电路202产生控制信号Sctrl以降低共振频率与目标频率之间的频率偏移量(通常地，目标频率相应于输入数据率或输入数据频率的倍数)。当频率偏移量变小，对准操作引起的振荡器时钟信号的干扰(disturbance)变小，因此，输出抖动性能可得到改善。
根据本发明的一个实施方式，校准电路202根据振荡器信号的一个或多个相位检测对准操作或振荡器时钟信号周期/频率的瞬时变化。请参考图3，图3显示根据本发明的一个实施方式的振荡器电路300的方块图。校准电路302包括监视器303(监视器303可实施为时间至数字转换器或相位检测器)及反馈控制器304。监视器303接收第一时钟信号CK1与第二时钟信号CK2。根据本发明的一个实施方式，第一时钟信号CK1从门控振荡器301取得，第二时钟信号CK2是第一时钟信号CK1的延迟形式。例如，第一时钟信号CK1可为从门控振荡器301的输出节点的输出信号，或者通过修改或处理从门控振荡器301的输出节点的输出信号而产生的信号。第二时钟信号CK2可为延迟单元305的输出信号，其中，延迟单元305接收第一时钟信号CK1。延迟单元305可实施为延迟元件(delay cell)、延迟线(delay line)或任何其他可产生延迟的电路。监视器303检测第一时钟信号CK1与第二时钟信号CK2的相位或者第一时钟信号CK1与第二时钟信号CK2之间的相位差，并根据检测结果产生指示信号SInd。检测结果指示门控振荡器与输入数据之间的正频率偏移量或负频率偏移量(即门控振荡器的共振频率高于还是低于目标频率)，且指示信号SInd对应地调整共振频率。作为选择地，监视器303可根据第二时钟信号CK2采样第一时钟信号CK1或根据第一时钟信号CK1采样第二时钟信号CK2，以检测门控振荡器与输入数据之间的正频率偏移量或负频率偏移量，并据此产生指示信号SInd。详细说明在后续段落予以描述。反馈控制器304接收指示信号SInd并根据指示信号SInd产生控制信号Sctrl。门控振荡器301还调整其共振频率，例如根据反馈控制信号Sctrl，通过调整每一振荡节点上的变电容器(varactor)以校准频率偏移量。应可注意，尽管图3所示的门控振荡器301是与非型(NAND-type)GVCO，然而本发明并不仅限于此。本领域技术人员应可了解，门控振荡器301可为与本发明的实施方式描述的门控振荡器执行大体相同的功能或达到大体相同的效果的任何类型的门控振荡器。当门控振荡器301是电压控制时，控制信号是电压形式；当门控振荡器301是电流控制时，控制信号是电流形式；当门控振荡器301是数字控制时，控制信号是数字形式。此外，尽管在本实施方式中反馈控制器304将指示信号SInd转换为控制信号Sctrl，在其他实施方式中，如果指示信号SInd可直接用作控制信号Sctrl，反馈控制器304可省略，或者反馈控制器304可集成于门控振荡器301中。
请参考图6A与图6B，图6A与图6B是监视器303根据第一时钟信号CK1与第二时钟信号CK2检测对准操作的一个实例的示意图。如图6A与图6B所示，根据第二时钟信号CK2采样第一时钟信号CK1。因为第一时钟信号CK1与第二时钟信号CK2之间存在预设延迟(时间差)，引起边沿移动其位置的对准操作首先在第一时钟信号CK1上被观察到，然后在预设时间延迟之后在第二时钟信号CK2上被观察到，其中，在本实施方式中，预设延迟是180°。因此，在某一段时期内，第一时钟信号CK1已重对准而第二时钟信号CK2尚未重对准。当监视器303检测第一时钟信号CK1的当前采样值(currently sampled value)与期望值(expected value)不同时，监视器303根据采样值的转换(transition)产生指示信号以调整共振频率，其中，期望值可例如先前采样值(previous sampledvalue)。例如，在图6A中，对准操作发生于T1时刻，且第一时钟信号CK1的边沿被延后(lagged)。监视器303采样值‘0’，意味着门控振荡器的共振频率快于目标频率，监视器303产生指示信号以减小共振频率。在另一方面，如图6B所示，如果发生于T2时刻的对准操作使得第一时钟信号CK1的边沿超前时，则将采样值‘1’，监视器303产生指示信号以增大共振频率。可指定较小采样偏移量以避免亚稳定性(metastability)。
根据本发明的另一个实施方式，根据第一时钟信号CK1相对于第二时钟信号CK2之间的相位差的变化也可检测门控振荡器301的对准操作。因为第一时钟信号CK1与第二时钟信号CK2之间具有预设相位差，所以当第一时钟信号CK1与第二时钟信号CK2之间的当前相位差已偏离预设相位差时，可检测出门控振荡器301的对准操作。例如，假设第一时钟信号CK1与第二时钟信号CK2之间的预设相位差是180°。当监视器503检测到第一时钟信号CK1相对于第二时钟信号CK2的附加相位超前时，例如，当前相位差变为120°，监视器503产生指示信号SInd以增加共振频率。在另一方面，当监视器503检测到第一时钟信号CK1相对于第二时钟信号CK2的附加相位延后时，例如，当前相位差变为240°，监视器503产生指示信号SInd以减小共振频率。
图4显示根据本发明的另一个实施方式的振荡器电路400的方块图。根据本发明的本实施方式，校准电路402包括监视器403与反馈控制器404。监视器403接收第一时钟信号CK1与第二时钟信号CK2。与图3所示的实施方式相比，在本实施方式中，第一时钟信号CK1与第二时钟信号CK2是由门控振荡器401的两个不同的节点取得，且第二时钟信号CK2是第一时钟信号CK1的延迟形式。通过门控振荡器401的固有延迟而产生第一时钟信号CK1与第二时钟信号CK2之间的延迟。例如，第一时钟信号CK1与第二时钟信号CK2可为从门控振荡器301的输出节点的输出信号，或者通过修改或处理从门控振荡器301的输出节点的输出信号而产生的信号，其中第一时钟信号CK1与第二时钟信号CK2之间存在预设时间差。监视器403检测第一时钟信号CK1与第二时钟信号CK2的相位或者二者之间相位差，并根据检测结果产生指示信号SIND。反馈控制器404接收指示信号SIND并根据指示信号SIND产生控制信号Sctrl。门控振荡器401还调整其共振频率，例如通过根据反馈控制信号Sctrl调整每一振荡节点上的变电容器以较准频率偏移量。应可注意，尽管图4所示的门控振荡器401是GVCO，本发明并不仅限于此。本领域技术人员应可了解，门控振荡器401可为与本发明的实施方式描述的门控振荡器执行大体相同的功能或达到大体相同的效果的任何类型的门控振荡器。类似地，如果指示信号SInd可直接用作控制信号Sctrl，反馈控制器404可省略，或者反馈控制器404可集成于门控振荡器401中。
图5显示根据本发明的一个实施方式的具有提出的校准技术的BMCRD电路的示意图。BMCDR 500包括门控振荡器501与边沿检测器506，实时地将门控振荡器501的边沿与输入数据的边沿对准。每当有数据转移时，边沿检测器506产生T/2的脉冲，其中，T相应于一个比特周期。D触发器(D Flip-Flop，以下简称为DFF)508从门控振荡器501接收恢复时钟(recovered clock)并根据恢复时钟从输入数据中恢复数据。根据本发明的实施方式，校准电路502可包括监视器503、计数器504与转换器505。监视器503从门控振荡器501的两个不同的节点接收第一时钟信号CK1与第二时钟信号CK2，其中第二时钟信号CK2是第一时钟信号CK1的延迟形式。例如，第一时钟信号CK1与第二时钟信号CK2之间的预设延迟可是180°。应可注意，第二时钟信号CK2也可从如图3所示的延迟单元得到，且本发明并不仅限于此。应可注意，尽管如图5所示的门控振荡器501是GVCO，然而本发明并不仅限于此。
根据本发明的一个实施方式，监视器503根据第二时钟信号CK2采样第一时钟信号CK1和/或根据第一时钟信号CK1采样第二时钟信号CK2以检测对准操作。例如，每当有数据转移时，在一个门延迟(gate delay)后，在输出第一时钟信号CK1的节点发生相位对准/重对准。然后，延迟T/2之后，在输出第二时钟信号CK2的节点发生相位对准/重对准。监视器503根据已检测的对准操作产生指示信号SInd。计数器504与转换器505共同提供与上述反馈控制器大体相同的功能。例如，指示信号SInd可包括相应于已检测的对准操作的可变数字值。当检测到正向或负向对准操作时，数字值可为‘1’或‘0’。计数器504保持计数值，且转换器505将所述计数值转换为控制信号SCtrl，以调整门控振荡器501的共振频率。在一个实施方式中，转换器505实施为数模转换器(digital-to-analog converter，DAC)，用于将数字计数值转换为模拟控制电压或控制电流。以这种方式，降低门控振荡器501与输入数据率之间的频率偏移量，因此，降低BMCDR 500的BER或输出抖动。BMCDR 500可设计为不使用本地参考时钟或复制振荡器，且可被背景校准。此外，当如图5所示的输入数据被替换为周期性交换信号(periodical switching signal)时(也即，当边沿检测器506根据周期性交换信号产生门控信号SG时)，BMCDR 500可用作时钟产生器。
根据本发明的实施方式，监视器可为相位检测器，例如相位重对准检测器、继电型相位检测器(bang-bang phase detector)或者与本发明的实施方式描述的监视器执行大体相同的功能或达到大体相同的效果的任何类型的监视器。应可注意，当监视器能够检测相位差/频率偏移量的数量而非决定相位差/频率偏移量的极性(例如正或者负)时，可省略计数器。图7显示根据本发明的一个实施方式的范例相位重对准检测器的示意图。相位重对准检测器700可包括两组DFF，DFF 701与DFF 702。DFF 701由时钟信号CK2_A时控且采样时钟信号CK1_A，其中时钟信号CK1_A与时钟信号CK2_A分别是第一时钟信号CK1与第二时钟信号CK2的反转形式。引入DFF 701以检测振荡器信号的速率(共振频率)是否慢于输入数据率(以信号SLOW表示)。在另一方面，DFF 702由时钟信号CK1_B时控且采样时钟信号CK2_B，其中时钟信号CK1_B与时钟信号CK2_B分别是时钟信号CK1_A与时钟信号CK2_A的反转形式。引入DFF 702以检测振荡器信号的速率(共振频率)是否快于输入数据率(以信号FAST表示)。应可注意，根据本发明的一个实施方式，可指定较小采样偏移量以采样相位重对准检测器700中的DFF以避免亚不稳定问题，且本发明并不仅限于此。
根据本发明的实施方式，提出用于门控振荡器的背景校准技术。此方式降低或消除门控振荡器与输入数据/参考时钟之间的频率偏移量以降低BER或输出抖动。本发明的实施方式展示了对于231-1伪随机二进制序列(Pseudo RandomBinary Sequence，PRBS)的无误操作(error-free operation)，并可容忍多于253个连续相同数字(Consecutive Identical Digits，CID)。
以上所述仅为本发明的较佳实施方式，凡依本发明权利要求所做的均等变化和修饰，均应属本发明的涵盖范围。

Claims (25)

1.一种振荡器电路，包括：
门控振荡器，用于根据控制信号产生振荡器信号，其中该门控振荡器还接收门控信号以使该振荡器信号的边沿与该门控信号的边沿对准；以及
校准电路，耦接至该门控振荡器，用于接收第一时钟信号与第二时钟信号，根据该第一时钟信号与该第二时钟信号检测该门控振荡器的对准操作，并根据该已检测的对准操作产生该控制信号。
2.根据权利要求1所述的振荡器电路，其特征在于，该校准电路还包括：
监视器，用于接收该第一时钟信号与该第二时钟信号，根据该第一时钟信号与该第二时钟信号检测该对准操作，并根据该已检测的对准操作产生指示信号；以及
反馈控制器，用于接收该指示信号并根据该指示信号产生该控制信号。
3.根据权利要求1所述的振荡器电路，其特征在于，该校准电路通过根据该第二时钟信号采样该第一时钟信号以检测该对准操作。
4.根据权利要求3所述的振荡器电路，其特征在于，该校准电路还根据该第一时钟信号采样该第二时钟信号。
5.根据权利要求3所述的振荡器电路，其特征在于，当采样值不同于期望值时，该校准电路产生该控制信号。
6.根据权利要求1所述的振荡器电路，其特征在于，该第二时钟信号是该第一时钟信号的延迟形式。
7.根据权利要求6所述的振荡器电路，其特征在于，该第二时钟信号通过至少一延迟单元以延迟该第一时钟信号而产生。
8.根据权利要求6所述的振荡器电路，其特征在于，该第二时钟信号通过该门控振荡器的固有延迟来延迟该第一时钟信号而产生。
9.根据权利要求6所述的振荡器电路，其特征在于，该第一时钟信号与该第二时钟信号具有预设相位差，且当检测到该第一时钟信号与该第二时钟信号之间的当前相位差偏离该预设相位差时，该校准电路产生该控制信号以调整该门控振荡器的共振频率。
10.根据权利要求1所述的振荡器电路，其特征在于，该第一时钟信号与该第二时钟信号至少其中之一从该门控振荡器取得。
11.根据权利要求1所述的振荡器电路，其特征在于，该第一时钟信号与该第二时钟信号从该门控振荡器的两个不同的节点取得。
12.一种振荡器电路，包括：
门控振荡器，用于根据控制信号产生振荡器信号；以及
校准电路，耦接至该门控振荡器，用于接收第一时钟信号与第二时钟信号，根据该第一时钟信号与该第二时钟信号检测该振荡器信号的频率或者周期的变化，并根据该已检测的变化产生该控制信号，其中该第一时钟信号与该第二时钟信号至少其中之一从该振荡器信号取得，且该第二时钟信号是该第一时钟信号的延迟形式。
13.根据权利要求12所述的振荡器电路，其特征在于，该校准电路通过根据该第二时钟信号采样该第一时钟信号或者根据该第一时钟信号采样该第二时钟信号而检测该变化。
14.根据权利要求12所述的振荡器电路，其特征在于，该第二时钟信号通过至少一延迟单元以根据预设时间差延迟该第一时钟信号而产生。
15.根据权利要求12所述的振荡器电路，其特征在于，该第二时钟信号通过该门控振荡器的固有延迟以延迟该第一时钟信号而产生。
16.根据权利要求12所述的振荡器电路，其特征在于，当该校准电路检测到该第一时钟信号相对于该第二时钟信号发生附加相位超前时，该校准电路产生该控制信号以增加该共振频率，且其中当该校准电路检测到该第一时钟信号相对于该第二时钟信号发生附加相位延后时，该校准电路产生该控制信号以减小该共振频率。
17.根据权利要求12所述的振荡器电路，其特征在于，该校准电路包括：
监视器，用于根据该第一时钟信号与该第二时钟信号检测该振荡器信号的该变化，并根据该已检测的变化产生指示信号；
计数器，用于接收该指示信号并由此保持计数值；以及
转换器，用于将该计数值转换为该控制信号。
18.一种门控振荡器的校准方法，包括：
根据由该门控振荡器产生的振荡器信号的多个相位检测该门控振荡器的对准操作；以及
根据该已检测的对准操作产生控制信号以调整该门控振荡器。
19.根据权利要求18所述的门控振荡器的校准方法，其特征在于，该门控振荡器的校准方法还包括：
接收第一时钟信号与第二时钟信号，其中该第二时钟信号是该第一时钟信号的延迟形式；
根据该第二时钟信号采样该第一时钟信号；
检测该第一时钟信号的采样值是否与期望值不同；以及
根据检测结果产生该控制信号。
20.根据权利要求18所述的门控振荡器的校准方法，其特征在于，该门控振荡器的校准方法还包括：
接收第一时钟信号与第二时钟信号，其中该第二时钟信号是该第一时钟信号的延迟形式；
根据该第一时钟信号采样该第二时钟信号；
检测该第二时钟信号的采样值是否与期望值不同；以及
根据检测结果产生该控制信号。
21.一种门控振荡器的校准方法，包括：
根据控制信号产生振荡器信号；
接收第一时钟信号与第二时钟信号，并根据该第一时钟信号与该第二时钟信号检测该振荡器信号的频率或者周期的变化；以及
根据该已检测的变化产生该控制信号；
其中该第一时钟信号与该第二时钟信号至少其中之一从该振荡器信号取得，且该第二时钟信号是该第一时钟信号的延迟形式。
22.一种振荡器电路，包括：
门控振荡器，用于根据控制信号操作；以及
校准电路，耦接至该门控振荡器，用于从该门控振荡器接收第一时钟信号与第二时钟信号，并根据该第一时钟信号与该第二时钟信号产生该控制信号。
23.一种振荡器电路，包括：
门控振荡器，用于根据控制信号操作；以及
校准电路，耦接至该门控振荡器，用于接收第一时钟信号与第二时钟信号，并根据该第一时钟信号与该第二时钟信号产生该控制信号，其中该第一时钟信号接收自该门控振荡器，且该第二时钟信号是该第一时钟信号的延迟形式。
24.一种门控振荡器的校准方法，包括：
根据控制信号控制该门控振荡器的操作；以及
从该门控振荡器接收第一时钟信号与第二时钟信号，并根据该第一时钟信号与该第二时钟信号产生该控制信号。
25.一种门控振荡器的校准方法，包括：
根据控制信号控制该门控振荡器的操作；以及
接收第一时钟信号与第二时钟信号，并根据该第一时钟信号与该第二时钟信号产生该控制信号，其中该第一时钟信号接收自该门控振荡器，且该第二时钟信号是该第一时钟信号的延迟形式。
CN2010100011169A 2009-01-20 2010-01-12 振荡器电路及门控振荡器的校准方法 Expired - Fee Related CN101795125B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US14576509P 2009-01-20 2009-01-20
US61/145,765 2009-01-20
US12/512,247 US8258830B2 (en) 2009-01-20 2009-07-30 Methods for calibrating gated oscillator and oscillator circuit utilizing the same
US12/512,247 2009-07-30

Publications (2)

Publication Number Publication Date
CN101795125A true CN101795125A (zh) 2010-08-04
CN101795125B CN101795125B (zh) 2013-05-01

Family

ID=42336456

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010100011169A Expired - Fee Related CN101795125B (zh) 2009-01-20 2010-01-12 振荡器电路及门控振荡器的校准方法

Country Status (4)

Country Link
US (1) US8258830B2 (zh)
JP (1) JP5093216B2 (zh)
CN (1) CN101795125B (zh)
TW (1) TWI401888B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8631271B2 (en) * 2010-06-24 2014-01-14 International Business Machines Corporation Heterogeneous recovery in a redundant memory system
US8898511B2 (en) 2010-06-24 2014-11-25 International Business Machines Corporation Homogeneous recovery in a redundant memory system
WO2013006231A2 (en) 2011-07-01 2013-01-10 Rambus Inc. Low-latency, frequency-agile clock multiplier
US8643409B2 (en) 2011-07-01 2014-02-04 Rambus Inc. Wide-range clock multiplier
TWI495318B (zh) * 2012-08-30 2015-08-01 Realtek Semiconductor Corp 時脈與資料回復電路以及時脈與資料回復方法
EP2944022B1 (en) * 2013-01-08 2019-12-25 Rambus Inc. Integrated circuit comprising circuitry to determine settings for an injection-locked oscillator
JP6032082B2 (ja) * 2013-03-25 2016-11-24 富士通株式会社 受信回路及び半導体集積回路
CN104518839B (zh) * 2013-09-30 2017-06-27 华为技术有限公司 频偏检测方法和装置
CA2946568C (en) 2014-04-21 2020-07-07 Aclaris Therapeutics, Inc. Peroxide formulations and methods and applicators for using the same

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3991382A (en) * 1974-06-11 1976-11-09 Sansui Electric Co., Ltd. Oscillation frequency control device for a local oscillator
US4635280A (en) 1985-05-28 1987-01-06 Harris Corporation Bit synchronizer for decoding data
US5164966A (en) 1991-03-07 1992-11-17 The Grass Valley Group, Inc. Nrz clock and data recovery system employing phase lock loop
US5548249A (en) * 1994-05-24 1996-08-20 Matsushita Electric Industrial Co., Ltd. Clock generator and method for generating a clock
DE4443790C1 (de) * 1994-12-08 1996-04-18 Sgs Thomson Microelectronics Verfahren und Vorrichtung zur Phasensynchronisation mit einem RDS-Signal
JP3406439B2 (ja) * 1995-10-24 2003-05-12 株式会社アドバンテスト 可変遅延回路の遅延時間測定装置
US5815043A (en) * 1997-02-13 1998-09-29 Apple Computer, Inc. Frequency controlled ring oscillator having by passable stages
US6094105A (en) * 1998-05-29 2000-07-25 Intel Corporation Oscillator with digital frequency control
US6140880A (en) * 1998-09-24 2000-10-31 Cypress Semiconductor Corp. Circuits, architectures and methods for detecting and correcting excess oscillator frequencies
CA2250538A1 (en) * 1998-10-30 2000-04-30 Mosaid Technologies Incorporated Duty cycle regulator
US6084483A (en) * 1999-03-10 2000-07-04 Lexar Media, Inc. Internal oscillator circuit including a ring oscillator controlled by a voltage regulator circuit
US6928128B1 (en) 1999-05-03 2005-08-09 Rambus Inc. Clock alignment circuit having a self regulating voltage supply
US6337601B1 (en) * 1999-12-08 2002-01-08 Ericsson Inc. Ring oscillator with jitter reset
US6809605B2 (en) * 2002-01-10 2004-10-26 Fujitsu Limited Oscillator circuit, semiconductor device and semiconductor memory device provided with the oscillator circuit, and control method of the oscillator circuit
JP4158465B2 (ja) 2002-09-10 2008-10-01 日本電気株式会社 クロック再生装置、および、クロック再生装置を用いた電子機器
US6960950B2 (en) * 2003-03-25 2005-11-01 Intel Corporation Circuit and method for generating a clock signal
US7126396B1 (en) * 2003-07-16 2006-10-24 National Semiconductor Corporation System for clock duty cycle stabilization
KR100689832B1 (ko) * 2005-06-21 2007-03-08 삼성전자주식회사 위상 동기 루프 및 방법
US7391275B2 (en) * 2005-07-18 2008-06-24 Seiko Epson Corporation Circuits and methods for a ring oscillator with adjustable delay and/or resonator tank stage
DE112006003446T5 (de) 2005-12-20 2008-10-02 Advantest Corp. Oszillationsschaltung, Prüfvorrichtung und elektronische Vorrichtung
US7667544B2 (en) 2006-01-12 2010-02-23 Yokogawa Electric Corporation Clock reproducing apparatus
US20080001677A1 (en) * 2006-05-22 2008-01-03 Udi Shaked Ring oscillator clock
KR100847687B1 (ko) * 2006-10-20 2008-07-23 (주)에프씨아이 주파수합성기 및 주파수조절방법
KR100817081B1 (ko) 2007-01-11 2008-03-26 삼성전자주식회사 동기 실패를 방지하는 장치 및 그에 따른 지연 동기 루프

Also Published As

Publication number Publication date
TWI401888B (zh) 2013-07-11
TW201029329A (en) 2010-08-01
JP2010171944A (ja) 2010-08-05
CN101795125B (zh) 2013-05-01
US8258830B2 (en) 2012-09-04
US20100182056A1 (en) 2010-07-22
JP5093216B2 (ja) 2012-12-12

Similar Documents

Publication Publication Date Title
CN101795125B (zh) 振荡器电路及门控振荡器的校准方法
US10630272B1 (en) Measurement and correction of multiphase clock duty cycle and skew
US4837781A (en) Phase locked loop clock synchronizer and signal detector
US4604582A (en) Digital phase correlator
US5799048A (en) Phase detector for clock synchronization and recovery
JP5300671B2 (ja) クロックリカバリ回路およびデータ再生回路
JP4468298B2 (ja) 適応的遅延調整を有する位相補間器
US7038510B2 (en) Phase adjustment method and circuit for DLL-based serial data link transceivers
KR101632657B1 (ko) 타임투디지털 컨버터 및 디지털 위상 고정 루프
US8781054B2 (en) Semiconductor device
US7639048B2 (en) System and method of detecting a phase, a frequency and an arrival-time difference between signals
US7482841B1 (en) Differential bang-bang phase detector (BBPD) with latency reduction
US9455725B2 (en) Phase detector and associated phase detecting method
US6208181B1 (en) Self-compensating phase detector
US5640523A (en) Method and apparatus for a pulsed tri-state phase detector for reduced jitter clock recovery
US20200119739A1 (en) Integrated circuit detecting frequency and phase of clock signal and clock and data recovery circuit including the integrated circuit
US7312667B2 (en) Statically controlled clock source generator for VCDL clock phase trimming
JP6064930B2 (ja) 電気・電子機器、回路、及び通信システム
Souliotis et al. Phase Interpolator Based Clock and Data Recovery with Jitter Optimization
US20240171368A1 (en) Phase-Based Lock Detector with Programmable Frequency Offset Tolerance
US11032055B1 (en) Clock data recovery circuit
JP4930605B2 (ja) 適応的遅延調整を有する位相補間器
KR20240035721A (ko) 클록 신호 위상들의 측정 및 제어
Jiang et al. A 6-Gb/s 3X-oversampling-like clock and data recovery in 0.13-µm CMOS technology
JP2015100017A (ja) 位相比較回路およびクロックデータリカバリ回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130501

Termination date: 20190112