JP6032082B2

JP6032082B2 - 受信回路及び半導体集積回路

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Publication number: JP6032082B2
Application number: JP2013061286A
Authority: JP
Inventors: 崇之柴▲崎▼; 田村　泰孝; 泰孝田村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2013-03-25
Filing date: 2013-03-25
Publication date: 2016-11-24
Anticipated expiration: 2033-03-25
Also published as: US20140286469A1; US9191187B2; JP2014187561A

Description

本発明は、受信回路及び半導体集積回路に関する。

通信基幹向け装置やサーバなどの情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートが高くなってきている。
受信回路として、クロックが重畳されたデータ信号を受信し、その信号を適切なタイミングで判定し、データとクロックを再生する機能（ＣＤＲ：Clock and Data Recovery）を有するものがある。

データ信号の入力が開始された直後においては、クロックの再生が行われていないために受信回路は、適切なタイミングでデータを判定することができず、出力データにエラーを生じてしまう。データ信号の入力開始から出力データにエラーがなくなるまでの時間は、ＣＤＲのロックタイムと呼ばれている。ＣＤＲの性能として、ロックタイムは短いほど望ましい。バースト伝送を行うアプリケーションにおいては、ロックタイムを短くすることが特に重要である。

ＣＤＲには、たとえば、バーストモードＣＤＲとＰＬＬ（Phase Locked Loop）タイプのＣＤＲがある。
バーストモードＣＤＲは、データ信号からエッジを検出すると、ＶＣＯ（Voltage Controller Oscillators）の発振動作をリセットすることで、ＶＣＯから出力されるクロック（再生クロック）の位相をデータ信号の位相に合わせるものである。バーストモードＣＤＲでは、再生クロックは、データ信号のエッジ検出直後にデータ信号に同期するため、ロックタイムが短い。しかし、バーストモードＣＤＲでは、再生クロックにデータ信号のジッタが印加されてしまう。バーストモードＣＤＲでは、データ信号のジッタと再生クロックのジッタには相関がない（非同期である）ため、ジッタの影響が大きく、ＣＤＲの特性が悪化する。

一方、ＰＬＬタイプのＣＤＲは、データ信号と再生クロックとの位相差を検出し、位相差に応じてＶＣＯの発振周波数を変えることで、再生クロックの位相をデータ信号の位相に合わせるものである。ＰＬＬタイプのＣＤＲは、高周波ノイズを抑制するループフィルタを有しており、バーストモードＣＤＲのようなジッタの問題は少ない。しかし、ＰＬＬタイプのＣＤＲでは、初期動作時に入力されるデータ信号と再生クロック間の周波数同期に比較的時間がかかり、追従エラーが発生し、ロックタイムが遅れる。

特開平３−６２７３０号公報特開２０１２−８５１４２号公報

ジッタの影響を抑制しつつロックタイムを短縮するため、バーストモードＣＤＲで初期動作を行った後、単にＰＬＬタイプのＣＤＲでのクロック再生に切り替えると、移行時にクロックの位相がシフトして、追従エラーが生じ周波数同期ができなくなる。

発明の一観点によれば、クロックが重畳されたデータ信号からエッジを検出し、前記エッジを検出したタイミングに基づいて発振動作がリセットされる電圧制御発振器により再生クロックを生成する第１クロック再生部と、前記データ信号の位相を前記再生クロックの位相と一致するように調整する位相調整部と、前記位相調整部にて位相が調整されたデータ信号と、前記電圧制御発振器からのフィードバッククロックとの位相差に基づいて、前記電圧制御発振器により前記再生クロックの発振周波数を調整する第２クロック再生部と、前記再生クロックの信号レベルが遷移するタイミングで、前記データ信号の値を判定する判定部と、を有する受信回路が提供される。

また、発明の一観点によれば、クロックが重畳されたデータ信号からエッジを検出し、前記エッジを検出したタイミングに基づいて発振動作がリセットされる電圧制御発振器により再生クロックを生成する第１クロック再生部と、前記データ信号の位相を前記再生クロックの位相と一致するように調整する位相調整部と、前記位相調整部にて位相が調整されたデータ信号と、前記電圧制御発振器からのフィードバッククロックとの位相差に基づいて、前記電圧制御発振器により前記再生クロックの発振周波数を調整する第２クロック再生部と、前記再生クロックの信号レベルが遷移するタイミングで、前記データ信号の値を判定する判定部と、を備えた受信回路と、前記判定部にて判定された値を、前記再生クロックの信号レベルが遷移するタイミングで取り込んで所定の動作を行う論理回路と、を有する半導体集積回路が提供される。

開示の受信回路及び半導体集積回路によれば、追従エラーの発生を抑制できる。

第１の実施の形態の半導体集積回路及び受信回路の一例を示す図である。第２の実施の形態の半導体集積回路及び受信回路の一例を示す図である。遅延回路の一例を示す図である。遅延回路の他の例を示す図である。半導体集積回路及び受信回路の動作の一例の流れを示すフローチャートである。半導体集積回路及び受信回路の動作時における各部の信号の一例を示すタイミングチャートである。遅延調整動作の例を説明する図である。初期動作の例を説明する図である。通常動作の例を説明する図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の半導体集積回路及び受信回路の一例を示す図である。

半導体集積回路１は、受信回路２、論理回路３を有する。
受信回路２は、クロック再生部１１（以下バーストモードＣＤＲ１１という）、位相調整部１２、クロック再生部１３（以下ＰＬＬタイプＣＤＲ１３という）、周波数同期検出部１４、判定部１５を有する。

バーストモードＣＤＲ１１は、クロックが重畳されたデータ信号からエッジ（データ信号の信号レベルが遷移する箇所）を検出する。そして、バーストモードＣＤＲ１１は、エッジを検出したタイミングに基づいて発振動作がリセットされる電圧制御発振器２２により、再生クロックを生成する。

バーストモードＣＤＲ１１は、エッジ検出回路２１と電圧制御発振器２２を有し、エッジ検出回路２１は、データ入力端子Ｄｉｎから入力されるデータ信号からエッジを検出すると、リセット信号を生成して、電圧制御発振器２２の発振動作をリセットする。発振動作をリセットする、とは、本明細書中では、再生クロックの信号レベルを強制的に遷移させる（たとえば、“０”から“１”に立ち上げる）ものとする。

これにより、電圧制御発振器２２から出力されるクロック（再生クロック）とデータ信号とが高速に同期する。
位相調整部１２は、バーストモードＣＤＲ１１の動作により生成される再生クロックの位相と一致するように、データ信号の位相を調整する。図１の例では、位相調整部１２は、遅延回路２３と遅延調整回路２４を有している。

遅延回路２３は、遅延調整回路２４により調整された遅延量で、データ信号を遅延することでデータ信号の位相を変える。
遅延調整回路２４は、バーストモードＣＤＲ１１での遅延量に基づき、遅延回路２３の遅延量を予め調整しておく。

ＰＬＬタイプＣＤＲ１３は、位相調整部１２にて位相が調整されたデータ信号と、電圧制御発振器２２からのフィードバッククロックとの位相差に基づいて、電圧制御発振器２２により発振周波数が調整された再生クロックを生成する。

ＰＬＬタイプＣＤＲ１３は、位相検出回路２５、チャージポンプ２６、ループフィルタ２７と前述の電圧制御発振器２２を有する。電圧制御発振器２２は、バーストモードＣＤＲ１１と共有されている。

位相検出回路２５は、位相調整部１２で位相が調整されたデータ信号と電圧制御発振器２２からのフィードバッククロックとの位相差を検出する。チャージポンプ２６は、その位相差に応じた量のアナログの出力電流を生成する。ループフィルタ２７は、ローパスフィルタであり、チャージポンプ２６の出力電流の高周波成分のノイズをカットし、制御電圧を生成する。電圧制御発振器２２は、制御電圧に応じて発振周波数を変える。

周波数同期検出部１４は、電圧制御発振器２２に対してループフィルタ２７から出力される制御電圧の変動量を検出し、再生クロックと、位相調整されたデータ信号とが周波数同期しているか否かを判定する。制御電圧の変動量が所定の値よりも小さく、周波数同期がとれていると判定した場合、バーストモードＣＤＲ１１による電圧制御発振器２２をリセットする動作を停止する。

判定部１５は、電圧制御発振器２２から出力される再生クロックのタイミングで、データ入力端子Ｄｉｎから入力されたデータ信号の値を判定する。
以下、第１の実施の形態の半導体集積回路１及び受信回路２の動作を説明する。

まず、位相調整部１２で、バーストモードＣＤＲ１１により生成される再生クロックの位相とデータ信号の位相が一致するように、位相（遅延）調整が行われる。位相調整の詳細は後述するが、遅延調整回路２４は、バーストモードＣＤＲ１１のエッジ検出回路２１と電圧制御発振器２２での遅延量と一致するように、遅延回路２３の遅延量を調整する。これによって、バーストモードＣＤＲ１１でクロック再生を行ったときに生成される再生クロックと、位相検出回路２５に入力されるデータ信号の位相のずれを少なくすることができる。

その後、初期動作が行われる。
初期動作時において、エッジ検出回路２１は、データ信号のエッジを検出するとリセット信号を生成して、電圧制御発振器２２をリセットする。これにより、データ信号と、電圧制御発振器２２から出力される再生クロックとがすぐに同期する。判定部１５は、再生クロックのタイミングでデータ信号の値を所定の閾値と比較し、比較結果に応じたデータを出力する。再生クロックと、判定部１５から出力されたデータは、論理回路３に入力され、所定の動作が行われる。

なお、初期動作の際、ＰＬＬタイプＣＤＲ１３も動作する。電圧制御発振器２２から出力される再生クロックは、フィードバッククロックとしてＰＬＬタイプＣＤＲ１３の位相検出回路２５に入力される。また、位相検出回路２５には、前述の位相調整動作により位相が調整されたデータ信号が入力される。そして、位相検出回路２５は、位相が調整されたデータ信号と電圧制御発振器２２からのフィードバッククロックとの位相差を検出する。チャージポンプ２６は、その位相差に応じた量のアナログの出力電流を生成し、ループフィルタ２７は制御電圧を生成する。電圧制御発振器２２は、制御電圧に応じて発振周波数を変える。

初期動作時において、周波数同期検出部１４は、ループフィルタ２７から出力される制御電圧の変動量から、再生クロックと、位相調整されたデータ信号とが周波数同期しているか否かを判定する。周波数同期検出部１４は、周波数同期していると判定した場合、エッジ検出回路２１の動作を停止させる旨の信号を出力する。これにより、バーストモードＣＤＲ１１の動作が停止され、ＰＬＬタイプＣＤＲ１３による通常動作に移行する。

バーストモードＣＤＲ１１の動作時、電圧制御発振器２２から位相検出回路２５に入力されるフィードバッククロックは、エッジ検出回路２１や電圧制御発振器２２などによる遅延により、データ信号の位相に対してシフトしている。本実施の形態の受信回路２は、バーストモードＣＤＲ１１でリセットされる電圧制御発振器２２から出力されるフィードバッククロックの位相と一致するように位相調整されたデータ信号を用いて、ＰＬＬタイプＣＤＲ１３でクロック再生を行う。これにより、位相検出回路２５で正しく位相を検出することが可能になり、バーストモードＣＤＲ１１からＰＬＬタイプＣＤＲ１３の処理に移る際の追従エラーを解消できる。

また、エッジ検出回路２１や電圧制御発振器２２などによる遅延量は、製造ばらつきなどにより異なるため、遅延調整回路２４が適切な値に調整することで、精度よく再生クロックとデータ信号を周波数同期させることができる。

また、始めにバーストモードＣＤＲ１１でクロックを再生することで、ロックタイミングを短縮でき、その後はＰＬＬタイプＣＤＲ１３でクロックを再生することで、ジッタの影響も抑制することができる。これにより、後段の論理回路３での同期はずれの発生を防止できる。そのため、高データレートで動作が可能なＣＤＲを実現できる。

また、周波数同期検出部１４を設け、ＰＬＬタイプＣＤＲ１３で周波数同期がとれた場合にバーストモードＣＤＲ１１の動作を停止することで、受信回路２の消費電力を削減することもできる。なお、周波数同期検出部１４の代わりに、たとえば、所定時間後に、エッジ検出回路２１の動作を停止して、バーストモードＣＤＲ１１の動作を停止させるような回路を設けるようにしてもよい。

（第２の実施の形態）
図２は、第２の実施の形態の半導体集積回路及び受信回路の一例を示す図である。
半導体集積回路５０は、受信回路５１、論理回路５２、制御回路５３を有する。

受信回路５１は、エッジ検出回路６１、ＧＶＣＯ（ゲーテッドＶＣＯ）６２、レプリカ回路６３、遅延回路６４、遅延調整回路６５、位相検出回路６６、チャージポンプ６７、ループフィルタ６８、周波数同期検出部６９、判定部７０を有している。さらに、受信回路５１は、セレクタ７１，７２，７３，７４、分周器７５，７６を有している。

エッジ検出回路６１は、バッファ回路８１，８２，８３とＥｘＮＯＲ回路８４を有している。ＥｘＮＯＲ回路８４の一方の入力端子には、分周器７５の出力信号が入力され、他方の入力端子には、バッファ回路８１〜８３で遅延された分周器７５の出力信号が入力される。このようなエッジ検出回路６１は、入力データの遷移時に、“０”を出力する。なお、バッファ回路８１〜８３の段数は、３段に限定されるものではない。

ＧＶＣＯ６２は、図１に示した電圧制御発振器２２の機能を有する。ＧＶＣＯ６２は、図２に示すように、たとえば、直列に接続されたインバータ８５，８６，８７とＮＡＮＤ回路８８を有している。ＮＡＮＤ回路８８の一方の入力端子には、セレクタ７３の出力信号が入力され、他方の入力端子には、ＮＡＮＤ回路８８の出力信号がインバータ８５〜８７を介して入力される。インバータ８５〜８７は、セレクタ７２からの出力信号（制御電圧）により制御される。このようなＧＶＣＯ６２では、セレクタ７３の出力信号が“０”になると、出力がリセットされる。

レプリカ回路６３は、ＥｘＮＯＲ回路８９、セレクタ９０、ＮＡＮＤ回路９１を有している。レプリカ回路６３は、遅延回路６４と遅延調整回路６５での遅延調整の際に用いられる。ＥｘＮＯＲ回路８９は、エッジ検出回路６１のＥｘＮＯＲ回路８４と同じ素子が用いられ、セレクタ９０は、セレクタ７３と同じものが用いられ、ＮＡＮＤ回路９１は、ＧＶＣＯ６２のＮＡＮＤ回路８８と同じ素子が用いられる。すなわち、レプリカ回路６３は、エッジ検出回路６１のノードｎｄからＧＶＣＯ６２の出力までの回路のレプリカとなっている。レプリカ回路６３は遅延調整時に用いられる。

ＥｘＮＯＲ回路８９の一方の入力端子には、分周器７５からの出力信号がバッファ回路８１〜８３を介して入力され、他方の入力端子には電源電圧ＶＤＤが印加される。セレクタ９０の一方の入力端子には、ＥｘＮＯＲ回路８９の出力信号が入力され、他方の入力端子には電源電圧ＶＤＤが印加されている。ＮＡＮＤ回路９１の一方の入力端子には、セレクタ９０の出力信号が入力され、他方の入力端子には、電源電圧ＶＤＤが印加される。

遅延回路６４は、遅延調整回路６５により設定された遅延量で、セレクタ７１の出力信号を遅延する。遅延調整回路６５は、位相検出回路６６での位相検出結果をもとに、遅延量を調整する。

位相検出回路６６は、遅延回路６４の出力信号と、セレクタ７４の出力信号との位相差を検出する。チャージポンプ６７は、その位相差に応じた量のアナログの出力電流を生成する。ループフィルタ６８は、ローパスフィルタであり、チャージポンプ６７の出力電流の高周波成分のノイズをカットし、制御電圧を生成する。

周波数同期検出部６９は、ＧＶＣＯ６２に対してセレクタ７２から出力される制御電圧の変動量を検出し、フィードバッククロックと、位相調整されたデータ信号との位相が一致しているかを判定する。制御電圧の変動量が所定の値よりも小さく、周波数同期がとれていると判定した場合、セレクタ７３に電源電圧ＶＤＤを選択して出力する旨の選択信号を供給する。

判定部７０は、セレクタ７４から出力される再生クロックのタイミングで、遅延回路６４で遅延されたデータ信号の値を判定する。そして、判定部７０は、判定したデータの値を、論理回路５２に供給する。論理回路５２は、受信回路５１で再生されたクロックのタイミングでそのデータを取得する。

セレクタ７１は、制御回路５３からの制御信号ｃａｌに応じて、データ入力端子Ｄｉｎから入力されたデータ信号と、ＧＶＣＯ６２から分周器７６を介して入力される信号の何れかを選択して出力する。以下の説明では、制御信号ｃａｌは、遅延調整時には“１”、初期動作時及び通常動作時には“０”とする。セレクタ７１は、制御信号ｃａｌの値が“０”である場合には、データ信号を出力し、“１”である場合にはＧＶＣＯ６２から分周器７６を介して入力される信号を出力する。

セレクタ７２は、制御回路５３からの制御信号ｃａｌに応じて、制御回路５３からの遅延調整時用の制御電圧（固定値）と、ループフィルタ６８から出力される制御電圧の何れかを選択して出力する。セレクタ７２は、遅延調整時には、制御回路５３から制御信号ｃａｌとして“１”を受け、制御回路５３からの遅延調整時用の制御電圧を出力する。また、セレクタ７２は、初期動作時や通常動作時には、制御回路５３から制御信号ｃａｌとして“０”を受け、ループフィルタ６８から出力される制御電圧を選択して出力する。

セレクタ７３は、周波数同期検出部６９からの選択信号に応じて、エッジ検出回路６１の出力信号と、電源電圧ＶＤＤの何れかを選択して出力する。セレクタ７３は、たとえば、周波数同期検出部６９から、選択信号として“０”を受けた場合、エッジ検出回路６１の出力信号を選択して出力し、“１”を受けた場合、電源電圧ＶＤＤを選択して出力する。

セレクタ７４は、制御回路５３からの制御信号ｃａｌに応じて、レプリカ回路６３の出力信号と、ＧＶＣＯ６２の出力信号の何れかを選択して出力する。セレクタ７４は、遅延調整時、制御回路５３から、制御信号ｃａｌとして“１”を受けると、レプリカ回路６３の出力信号を選択して出力する。また、セレクタ７４は、初期動作時及び通常動作時、制御回路５３から、制御信号ｃａｌとして“０”を受けると、ＧＶＣＯ６２の出力信号を選択して出力する。

分周器７５は、セレクタ７１の出力信号のデータレートを小さくする。分周器７６は、ＧＶＣＯ６２のデータレートを小さくする。これにより、受信回路５１の消費電力を下げられる。なお、ＧＶＣＯ６２の出力から分周器７６を介してセレクタ７１に至るパスは、遅延調整時に選択されるパスである。

このような受信回路５１において、エッジ検出回路６１とＧＶＣＯ６２が動作し、セレクタ７３がエッジ検出回路６１の出力信号を選択して、ＧＶＣＯ６２に供給することにより、図１に示したようなバーストモードＣＤＲ１１の機能が行われる。また、位相検出回路６６、チャージポンプ６７、ループフィルタ６８とＧＶＣＯ６２が動作し、セレクタ７１，７２，７４に供給される制御信号ｃａｌが“０”のとき、図１に示したＰＬＬタイプＣＤＲ１３の機能が行われる。なお、図２の例では、アナログのＰＬＬタイプＣＤＲを示しているが、デジタルのＰＬＬタイプＣＤＲを用いてもよい。

また、セレクタ７１，７２，７４に供給される制御信号ｃａｌが“１”のとき、レプリカ回路６３と遅延回路６４と遅延調整回路６５を用いて、図１に示した位相調整部１２の機能が行われる。以下、遅延回路６４の例として、２つの遅延回路６４ａ，６４ｂを説明する。

図３は、遅延回路の一例を示す図である。
遅延回路６４ａは、直列に接続された複数段のバッファ回路１０１，１０２，１０３，１０４と、可変容量Ｃ１，Ｃ２，Ｃ３を有している。可変容量Ｃ１〜Ｃ３の一方の端子は、それぞれバッファ回路１０１〜１０３の出力端子に接続される。可変容量Ｃ１〜Ｃ３の他方の端子は接地されている。また、可変容量Ｃ１〜Ｃ３は、遅延調整回路６５からの遅延コードによって容量値が可変され、それにより遅延回路６４ａの遅延量が調整される。

なお、遅延量は、可変容量Ｃ１〜Ｃ３の値を制御電圧によりアナログ的に変えることで調整されるようにしてもよいし、使用する可変容量Ｃ１〜Ｃ３の数をデジタル的に制御することで調整されるようにしてもよい。

図４は、遅延回路の他の例を示す図である。
遅延回路６４ｂは、直列に接続された複数段のバッファ回路１１０−１，１１０−２，１１０−３，…，１１０−ｎと、セレクタ１１１を有している。セレクタ１１１の入力端子は、バッファ回路１１０−１〜１１０−ｎの各出力端子に接続されている。セレクタ１１１には、遅延調整回路６５からの遅延コードが入力され、遅延コードに応じてセレクタ７１の出力信号が通過するバッファ回路１１０−１〜１１０−ｎの段数が切り替えられ、遅延量が調整される。

以下、半導体集積回路５０及び受信回路５１の動作を説明する。
図５は、半導体集積回路及び受信回路の動作の一例の流れを示すフローチャートである。また、図６は、半導体集積回路及び受信回路の動作時における各部の信号の一例を示すタイミングチャートである。図６には、制御回路５３から出力される制御信号ｃａｌ、遅延調整回路６５から出力される遅延コード、ループフィルタ６８から出力される制御電圧、周波数同期検出部６９から出力される選択信号の様子が示されている。

受信回路５１の電源がＯＮすると（ステップＳ１）、制御回路５３は制御信号ｃａｌを“１”として（タイミングｔ１）、受信回路５１に遅延調整動作を実行させる（ステップＳ２）。このとき、周波数同期検出部６９から出力される選択信号は“１”となる。遅延コードの設定が終わり、遅延調整が終了すると、制御回路５３は制御信号ｃａｌを０とし（タイミングｔ２）、受信回路５１は待機状態となる（ステップＳ３）。

受信回路５１へのデータ信号の入力が開始すると（タイミングｔ３）、受信回路５１は、初期動作を行う（ステップＳ４）。初期動作により、周波数同期検出部６９が、制御電圧の変動量が一定値以下になり、周波数の同期がとれたことを検出すると、周波数同期検出部６９は、選択信号を“１”とし（タイミングｔ４）、通常動作が行われる（ステップＳ５）。通常動作時において、データ信号の入力が停止されると、再び待機状態に戻る。なお、上記の各処理時において、たとえば、半導体集積回路５０の電源がＯＦＦされると、半導体集積回路５０及び受信回路５１の動作が終了する。

次に、図５、図６に示した遅延調整動作、初期動作及び通常動作の例を説明する。
（遅延調整動作）
図７は、遅延調整動作の例を説明する図である。図７では、図２に示した受信回路５１において、遅延調整動作では使用されない（非選択となる）要素またはパスが破線で示されている。

セレクタ７１から分周器７５、バッファ回路８１〜８３、レプリカ回路６３、セレクタ７４を介して位相検出回路６６に至るパスの遅延と、セレクタ７１から遅延回路６４を介して位相検出回路６６に至るパスの遅延とが一致するように遅延調整が行われる。そのために、制御信号ｃａｌによりセレクタ７１，７２，７４でのパスの切り替えが行われる。

なお、遅延調整動作時には、周波数同期検出部６９は、セレクタ７３に電源電圧ＶＤＤを選択させる旨の選択信号“１”を出力している。また、ＧＶＣＯ６２に対する制御電圧は、制御回路５３から供給される遅延調整時用の固定値となる。その固定値によりＧＶＣＯ６２で生成されるタイミング信号は、分周器７６を介してセレクタ７１から出力されている。

位相検出回路６６は、両パスの位相差を検出し、遅延調整回路６５は、両パスの位相差が０になるように、遅延コードを遅延回路６４に設定して遅延量を調整する。遅延調整が終了すると、制御回路５３は、制御信号ｃａｌを“０”とする。

（初期動作）
図８は、初期動作の例を説明する図である。図８では、図２に示した受信回路５１において、初期動作では使用されない（非選択となる）要素またはパスが破線で示されている。

初期動作時には、制御信号ｃａｌが“０”となっているため、セレクタ７２は、ループフィルタ６８からの制御電圧を出力する。データ信号の入力開始直後は、ＧＶＣＯ６２からのフィードバッククロックと、遅延回路６４で遅延されたデータ信号は、周波数同期がとれていないため、周波数同期検出部６９は、選択信号として“０”を出力する。また、制御信号ｃａｌが“０”のとき、遅延調整回路６５は遅延調整動作を停止し、前述の遅延調整時に遅延回路６４に対して設定した遅延コードを保持している。そのため、遅延回路６４の遅延量は固定される。

エッジ検出回路６１は、データ信号のエッジを検出するとリセット信号（“０”）を出力する。セレクタ７３は、上記選択信号によりエッジ検出回路６１からのリセット信号を出力する。このとき、ＧＶＣＯ６２のＮＡＮＤ回路８８の出力信号は、“１”となり、ＧＶＣＯ６２がリセットされ、ＧＶＣＯ６２から出力される再生クロックが“１”に立ち上がる。

なお、ＧＶＣＯ６２がリセットされ、再生クロックが“１”になるタイミングは、エッジ検出回路６１、セレクタ７３、ＮＡＮＤ回路８８などを含むパスによる遅延で、データ信号の実際の遷移のタイミングより遅れる。第２の実施の形態の受信回路５１において、判定部７０には、上記パスによる遅延を考慮して遅延量が設定された遅延回路６４で遅延されたデータ信号が入力されている。

これにより、判定部７０に入力されるデータ信号の遷移タイミングと再生クロックが“１”になるタイミングを精度よく同期させられる。
判定部７０は、再生クロックの立ち上がりタイミングでデータ信号の値を所定の閾値と比較し、比較結果に応じたデータを出力する。再生クロックと、判定部７０から出力されたデータは、論理回路５２に入力され、所定の動作が行われる。

初期動作の際、ＧＶＣＯ６２から出力される再生クロックは、フィードバッククロックとして位相検出回路６６に入力される。また、位相検出回路６６には、遅延回路６４で遅延されたデータ信号が入力される。そして、位相検出回路６６は、遅延調整されたデータ信号とＧＶＣＯ６２からのフィードバッククロックとの位相差を検出する。チャージポンプ６７は、その位相差に応じた量のアナログの出力電流を生成し、ループフィルタ６８は制御電圧を生成する。ＧＶＣＯ６２は、制御電圧に応じて発振周波数を変える。

初期動作時において、周波数同期検出部６９は、ループフィルタ６８から出力される制御電圧から、フィードバッククロックと、遅延調整されたデータ信号との位相が一致しているか（同期がとれているか）を判定する。周波数同期検出部６９は、同期がとれていると判定した場合、選択信号を“１”とする。

（通常動作）
図９は、通常動作の例を説明する図である。図９では、図２に示した受信回路５１において、通常動作では使用されない（非選択となる）要素またはパスが破線で示されている。

周波数同期検出部６９から出力される選択信号が“１”になると、セレクタ７３は、電源電圧ＶＤＤを出力することになり、エッジ検出回路６１の出力が無効になる。すなわちエッジ検出回路６１を用いたバーストモードＣＤＲの動作が停止され、ＰＬＬタイプＣＤＲによる通常動作が行われる。ＰＬＬタイプＣＤＲによる通常動作では、位相検出回路６６は、遅延調整されたデータ信号とＧＶＣＯ６２からのフィードバッククロックとの位相差を検出する。チャージポンプ６７は、その位相差に応じた量のアナログの出力電流を生成し、ループフィルタ６８は制御電圧を生成する。ＧＶＣＯ６２は、制御電圧に応じて発振周波数を変える。ＧＶＣＯ６２から出力される再生クロックは、セレクタ７４を介して、判定部７０及び論理回路５２に供給される。判定部７０は、再生クロックの立ち上がりタイミングでデータ信号の値を所定の閾値と比較し、比較結果に応じたデータを出力する。再生クロックと、判定部７０から出力されたデータは、論理回路５２に入力され、所定の動作が行われる。

このように、受信回路５１は、エッジ検出回路６１とＧＶＣＯ６２を用いたバーストモードＣＤＲでリセットされるＧＶＣＯ６２から出力されるクロックの位相と一致するように位相調整されたデータ信号を用いて、ＰＬＬタイプＣＤＲでクロック再生を行う。これにより、バーストモードＣＤＲからＰＬＬタイプＣＤＲの処理に移る際の追従エラーを解消できる。

また、始めにバーストモードＣＤＲでクロックを再生することで、ロックタイミングを短縮でき、その後はＰＬＬタイプＣＤＲでクロックを再生することで、ジッタの影響も抑制することができる。これにより、後段の論理回路５２での同期はずれの発生を防止できる。そのため、高データレートで動作が可能なＣＤＲを実現できる。

また、周波数同期検出部６９を設け、ＰＬＬタイプＣＤＲで周波数同期がとれた場合にバーストモードＣＤＲの動作を停止することで、受信回路５１の消費電力を削減することもできる。なお、周波数同期検出部６９の代わりに、たとえば、所定時間後に、バーストモードＣＤＲの動作を停止させるような回路を設けるようにしてもよい。

なお、上記では、制御回路５３は受信回路５１外に設けるようにしているが、受信回路５１内にあってもよい。
以上、実施の形態に基づき、本発明の半導体集積回路及び受信回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

１半導体集積回路
２受信回路
３論理回路
１１クロック再生部（バーストモードＣＤＲ）
１２位相調整部
１３クロック再生部（ＰＬＬタイプＣＤＲ）
１４周波数同期検出部
１５判定部
２１エッジ検出回路
２２電圧制御発振器
２３遅延回路
２４遅延調整回路
２５位相検出回路
２６チャージポンプ
２７ループフィルタ
Ｄｉｎデータ入力端子

Claims

クロックが重畳されたデータ信号からエッジを検出し、前記エッジを検出したタイミングに基づいて発振動作がリセットされる電圧制御発振器により再生クロックを生成する第１クロック再生部と、
前記データ信号の位相を前記再生クロックの位相と一致するように調整する位相調整部と、
前記位相調整部にて位相が調整されたデータ信号と、前記電圧制御発振器からのフィードバッククロックとの位相差に基づいて、前記電圧制御発振器により前記再生クロックの発振周波数を調整する第２クロック再生部と、
前記再生クロックの信号レベルが遷移するタイミングで、前記データ信号の値を判定する判定部と、
を有することを特徴とする受信回路。
前記位相調整部は、前記第１クロック再生部での遅延量に基づき、前記データ信号を遅延させることで、前記データ信号の位相を調整する、ことを特徴とする請求項１に記載の受信回路。
前記位相差に基づき前記電圧制御発振器への制御電圧を生成するループフィルタと、
前記制御電圧の変動量から、前記位相調整部にて位相が調整されたデータ信号と、前記再生クロックとが周波数同期しているか否かを検出する周波数同期検出部と、を有し、
前記周波数同期検出部は、前記周波数同期を検出すると、前記第１クロック再生部による前記電圧制御発振器をリセットする動作を停止する、ことを特徴とする請求項１または２に記載の受信回路。
前記判定部は、前記再生クロックの信号レベルが遷移するタイミングで、前記位相調整部で遅延された前記データ信号の値を判定することを特徴とする請求項２に記載の受信回路。
クロックが重畳されたデータ信号からエッジを検出し、前記エッジを検出したタイミングに基づいて発振動作がリセットされる電圧制御発振器により再生クロックを生成する第１クロック再生部と、前記データ信号の位相を前記再生クロックの位相と一致するように調整する位相調整部と、前記位相調整部にて位相が調整されたデータ信号と、前記電圧制御発振器からのフィードバッククロックとの位相差に基づいて、前記電圧制御発振器により前記再生クロックの発振周波数を調整する第２クロック再生部と、前記再生クロックの信号レベルが遷移するタイミングで、前記データ信号の値を判定する判定部と、を備えた受信回路と、
前記判定部にて判定された値を、前記再生クロックの信号レベルが遷移するタイミングで取り込んで所定の動作を行う論理回路と、
を有することを特徴とする半導体集積回路。