JP5987943B1 - エッジ検出回路、半導体装置、及びバーストモード受信機 - Google Patents

Abstract

【課題】能動素子により構成し、遅延時間を設計容易にする。【解決手段】入力信号を入力し第１の正転遅延信号（ＶＡ）を出力する、縦続接続された一つ以上の非反転増幅回路（２つの反転増幅器１０ａ，１０ｂ）と、前記入力信号を入力する縦続接続された一つ以上の非反転増幅器が出力する第２の正転遅延信号と、前記入力信号を複数の能動素子（反転増幅器１１ａ，１１ｂ，・・・，１１ｈ）で遅延させた第３の正転遅延信号（ＶＣ）に対して反転増幅器１３を奇数個縦続接続して出力する反転遅延信号の双方を入力するヒステリシスコンパレータ２０とを備える。【選択図】図１

Description

本発明は、エッジ検出回路、半導体装置、及びバーストモード受信機に関し、特に、ＰＯＮ(Passive Optical Network）システムの光デジタル信号のエッジを検出するエッジ検出回路、半導体装置、及びバーストモード受信機に関する。

光信号を送受信する通信システムは、ＰＯＮシステムが例示される。ＰＯＮシステムは、複数の加入者宅（ＯＮＵ：Optical Network Unit）と局（ＯＬＴ：Optical Line Terminal）とを光ファイバで接続するものであり、ＯＬＴが受信する光信号は、不連続なバースト信号になっている。このため、受信機は、光信号を電気信号に変換し、変換された電気信号のエッジを検出する必要がある。また、各々の加入者宅と局との距離が大きく異なるので、ＯＬＴが受信する光出力（パワー）は、加入者毎に異なる。このためＯＬＴの受信機（バーストモード受信機）は、振幅が異なる光信号を受信する必要がある。

非特許文献１は、バースト信号のエッジを検出し、データを再生するＣＤＲ（Clock and Data Recovery）回路を形成した半導体装置を開示しており、このＣＤＲ回路の内部回路として、差動増幅器と遅延線路（Delay Line）とヒステリシスコンパレータを用いたエッジ検出回路を開示している。

M.Nogawa,K.Nishimura,S.Kimura,T.Yoshida,T.Kawamura,M.Togashi,K.Kumozaki,Y.Ohtomo,"A 10Gbit/s Burst-Mode CDR IC In 0.13μm CMOS"，2005 IEEE International Solid-State Circuits Conference，p.228-229，p.595

しかしながら、非特許文献１に記載のエッジ検出回路は、約３０psecの遅延を得るため、受動素子であるインダクタとキャパシタとを組み合わせた遅延線路を備え、該インダクタの等価回路を抽出している。このインダクタは、半導体装置のチップ面積を大きく占有する問題点がある。特に、スパイラルインダグタは、等価回路を抽出しても、実際の回路パターンに組み込んだ場合、周囲の配線等の影讐を受けるため所望の特性を得られないことがある。
これらの理由により、非特許文献１に記載の技術は、回路全体としての設計時間が増大し、結果的にチップコストの上昇を招いてしまうという問題点があった。

そこで、本発明は、能動素子により構成されたエッジ検出回路、半導体装置、及びバーストモード受信機を提供することを目的とする。

前記した課題を解決するため、第１発明のエッジ検出回路は、入力信号（Ｖ _ＩＮ ）を入力し、第１の正転遅延信号（Ｖ_Ａ）を出力する、縦続接続された一つ以上の非反転増幅回路（２つの反転増幅器１０ａ，１０ｂ）と、前記入力信号を入力し、第２の正転遅延信号（Ｖ _Ｃ ）を出力する、縦続接続された一つ以上の他の非反転増幅回路（２つの反転増幅器１１ａ，１１ｂ）と、前記他の非反転増幅回路の出力信号を入力し、反転遅延信号（Ｖ _Ｂ ）を出力する、縦続接続された奇数個の反転増幅回路（１３ａ，１３ｂ，・・・，１３ｇ）と、前記第１の正転遅延信号（Ｖ _Ａ ）と前記反転遅延信号（Ｖ _Ｂ ）との双方を入力するヒステリシスコンパレータ（２０）と、を備えることを特徴する。（ ）内の符号や文字は例示である。

これによれば、非反転増幅回路、反転増幅器は、遅延時間を有する能動素子から構成されるので、受動素子で構成される遅延回路よりも遅延時間の設計が容易となる。また、縦続接続された一つ以上の非反転増幅回路（二つの反転増幅器）は、所定値未満の振幅の入力信号を反転することなく遅延、及び増幅し、第１の正転遅延信号を出力する。縦続接続された奇数個の反転増幅器は、第１の正転遅延信号又は第３の正転遅延信号を反転、及び遅延させて、反転遅延信号を出力する。ヒステリシスコンパレータは、第１の正転遅延信号と反転遅延信号とを入力し、差動電圧が閾値Ｖ_Ｈを超えたり、閾値Ｖ_Ｌを下廻ったりしたときに出力が遷移する。ヒステリシスコンパレータの出力信号は、入力信号を同一パルス幅で増幅された信号となる。なお、入力信号のパルス幅が極めて短くても、ヒステリシスコンパレータは、縦続接続された奇数個の反転増幅器の遅延時間のパルスを出力する。

また、第２発明のエッジ検出回路は、入力信号を遅延させて反転遅延信号を出力する縦続接続された奇数個の反転増幅器と、前記入力信号と前記反転延信号との双方を差動入力するヒステリシスコンパレータ（２６）と、を備えることを特徴とする。

本発明のエッジ検出回路は、能動素子により構成される。このため、受動素子で構成される遅延回路よりも遅延時間の設計が容易である。

本発明の第１実施形態であるエッジ検出回路の構成図である。 本発明の第１実施形態であるエッジ検出回路の動作を説明するための波形図である。 ヒステリシスコンパレータの回路図である。 ヒステリシスコンパレータの動作を説明する特性図である。 本発明の第１実施形態であるエッジ検出回路が使用されるＰＯＮシステムの全体構成図である。 本発明の第１実施形態であるエッジ検出回路を用いたバーストモード受信機の構成図である。 本発明の比較例であるエッジ検出回路の回路図である。 比較例のエッジ検出回路に使用される遅延線路の回路図、及びコイルの等価回路である。 比較例のエッジ検出回路に使用されるシステリシスコンパレータの回路図である。 本発明の比較例であるエッジ検出回路の動作を説明するための波形図である。 本発明の第２実施形態であるエッジ検出回路の構成図である。 本発明の第３実施形態であるエッジ検出回路の構成図である。 第３実施形態のエッジ検出回路の動作を説明するための波形図である。

以下、図面を参照して、本発明の実施の形態（以下、「本実施形態」と称する）につき詳細に説明する。なお、各図は、本発明を十分に理解できる程度に、概略的に示してあるに過ぎない。よって、本発明は、図示例のみに限定されるものではない。また、各図において、共通する構成要素や同様な構成要素については、同一の符号を付し、それらの重複する説明を省略する。

(第１実施形態)

図１は、本発明の第１実施形態であるエッジ検出回路の構成図である。
エッジ検出回路１００は、縦続接続された偶数個（ｎ個）の反転増幅器１０ａ，１０ｂ，・・・，１０ｈと、縦続接続された偶数個（ｎ個）の反転増幅器１１ａ，１１ｂ，・・・，１１ｈと、反転増幅器１１ａ，１１ｂ，・・・，１１ｈに縦続接続された奇数個（ｍ個）の反転増幅器１３ａ，１３ｂ，・・・，１３ｇと、ヒステリシスコンパレータ２０とを備え、反転増幅器１０ａの正転入力端と反転増幅器１１ａの正転入力端との双方が入力端子ＩＮに接続される半導体装置である。なお、二つ縦続接続された反転増幅器１０ａ，１０ｂは非反転増幅回路を構成するので、偶数個（ｎ個）の反転増幅器１０ａ，１０ｂ，・・・，１０ｈは、一つ以上の非反転増幅回路を構成する。また、電源には、正の電源電圧Ｖ_ＤＤと負の電源電圧Ｖ_ＳＳとが印加されるものとする。

ｎ個の反転増幅器１１ａ，１１ｂ，・・・，１１ｈと、反転増幅器１１ａ，１１ｂ，・・・，１１ｈと、ｍ個の反転増幅器１３ａ，１３ｂ，・・・，１３ｇとは、同一回路であり、それぞれの反転増幅器は遅延時間Δｔを有する。このため、偶数個（ｎ個）の反転増幅器１０ａ，１０ｂ，・・・，１０ｈと、偶数個（ｎ個）の反転増幅器１１ａ，１１ｂ，・・・，１１ｈは、遅延時間がｎ×Δｔとなり、奇数個（ｍ個）の反転増幅器１３ａ，１３ｂ，・・・，１３ｇは、遅延時間がｍ×Δｔとなる。なお、この遅延時間Δｔは、ゲート遅延時間が主要因である。

反転増幅器１１ｈの出力端は反転増幅器１３ａの入力端に接続される。最終段の反転増幅器１０ｈの出力端は、ヒステリシスコンパレータ２０の正転入力端に接続され、最終段の反転増幅器１３ｇの出力端は、ヒステリシスコンパレータ２０の反転入力端に接続される。なお、ヒステリシスコンパレータ２０の出力端は、出力端子ＯＵＴに接続される。

図２は、本発明の第１実施形態であるエッジ検出回路の動作を説明するための波形図である。
入力端子ＩＮは、パルス幅Ｔ１、振幅Ｖ１の矩形波状のバースト信号が入力されるものとし（図２（ａ）参照）、振幅Ｖ１は、反転増幅器１０，１１の電源電圧Ｖ_ＤＤよりも小さいとする。これは、ＯＮＵとＯＬＴとの距離が極めて長い場合があり、受信する光信号のパワーが小さいことがあるからである。

入力したバースト信号（入力信号）は、反転増幅器１０ａ，１１ａに同相で入力され、反転増幅器１０ａ，１１ａの出力電圧Ｖ_Ｃは、ｎ×Δｔの遅延時間を有した振幅Ｖ２のパルス幅Ｔ１の波形である（図２（ｂ）参照）。ここで、反転増幅器１０ａ，１０ｂ，・・・１０ｈ、及び反転増幅器１１ａ，１１ｂ，・・・，１１ｈは、偶数個（ｎ個）なので、反転増幅器１０ｈの出力信号は、入力信号（図２（ａ））に対して、反転しない正転遅延信号となる。なお、振幅Ｖ２は、電源電圧Ｖ_ＤＤにほぼ等しい電圧である。つまり、反転増幅器１０ａ，１０ｂ，・・・，１０ｈ、及び反転増幅器１１ａ，１１ｂ，・・・，１１ｈは、振幅が小さいパルス信号を同相で増幅していることになる。

反転増幅器１３ａ，１３ｂ，・・・，１３ｇは、奇数個なので、反転増幅器１３ｇの出力電圧Ｖ_Ｂは、反転増幅器１３ａの入力電圧Ｖ_Ｃに対して、逆相になり、且つ、遅延時間ｍ×Δｔがある（図２（ｃ）参照）。つまり、反転増幅器１３ａ，１３ｂ，・・・，１３ｇは、遅延時間ｍ×Δｔの反転遅延信号を生成する。ここで、反転増幅器１３ａの入力電圧Ｖ_Ｃは、ほぼ電源電圧Ｖ_ＤＤであるので、反転増幅器１３ａ，１３ｂ，・・・，１３ｇの増幅率は１にできる限り近くするものとする。

ヒステリシスコンパレータ２０は、正転入力端の電圧Ｖ_Ａと反転入力端の電圧Ｖ_Ｂとの電位差である差動電圧（Ｖ_Ａ−Ｖ_Ｂ）が所定電圧Ｖ_Ｈよりも大きくなると出力が“０”＝Ｖ_ＳＳから“１”＝Ｖ_ＤＤに遷移し、該差動電圧（Ｖ_Ａ−Ｖ_Ｂ）が所定電圧Ｖ_Ｌよりも小さくなると、“１”＝Ｖ_ＤＤから“０”＝Ｖ_ＳＳに遷移する比較回路である（図４参照）。

差動電圧（Ｖ_Ａ−Ｖ_Ｂ）は（図２（ｄ））、Ｖ_ＡとＶ_Ｂとの遅延時間ｍ×Δｔだけ、Ｖ_Ｂ＝０となるので（図２（ｃ）参照）、反転増幅器１０ｈの出力電圧Ｖ_Ａ＝Ｖ_２が現れ、その後、（Ｔ１−ｍ×Δｔ）だけ（｜Ｖ_Ａ｜−｜Ｖ_Ｂ｜）の電圧が現れ、その後、遅延時間ｍ×Δｔだけ、Ｖ_Ａ＝０となるので、反転増幅器１３ｇの出力電圧Ｖ_Ｂ＝−Ｖ_２が現れる。

ヒステリシスコンパレータ２０は、この電位差（Ｖ_Ａ−Ｖ_Ｂ）が入力され、反転増幅器１０ｈの出力電圧Ｖ_Ａの立ち上がりで、出力が“０”から“１”に遷移し、反転増幅器１０ｈの出力電圧Ｖ_Ａの立ち下がりで“１”から“０”に遷移する。結果的に、ヒステリシスコンパレータ２０は、入力信号（図２（ａ））から遅延時間ｎ×Δｔだけ遅れたパルス幅Ｔ１のデジタル信号を生成（再生）する。

エッジ検出回路１００は、入力信号（図２（ａ））のパルス幅Ｔ１が極めて短い瞬時パルスであっても、パルス幅ｍ×Δｔのパルスを出力する。つまり、ヒステリシスコンパレータ２０は、正転入力端の電圧Ｖ_Ａが瞬時にゼロまで低下しても、反転入力端の電圧Ｖ_Ｂが−Ｖ_Ｌ未満にならなければ、出力が“０”から“１”に遷移したままであり、ｍ×Δｔ遅れた瞬時パルスが反転入力端に到達してから“１”から“０”に遷移するからである。

また、エッジ検出回路１００は、入力信号（図２（ａ））の振幅Ｖ１が反転増幅器１０ａ，１０ｂ，・・・，１０ｈの数（偶数）だけ増幅されて電圧Ｖ_Ａの正転遅延信号を生成するが、その電圧Ｖ_Ａの振幅がヒステリシスコンパレータ２０の閾値電圧Ｖ_Ｈよりも小さいときには、ヒステリシスコンパレータ２０からパルス信号が出力されない。つまり、入力信号の振幅Ｖ１は、しきい値電圧Ｖ_Ｈを反転増幅器１０ａ，１０ｂ，・・・，１０ｈの増幅率（各増幅率のｎ倍）で除した値以上、少なくとも必要である。

本実施形態のエッジ検出回路１００は、入力信号（バースト信号）が偶数個（ｎ個）の反転増幅器１０ａ，１０ｂ，・・・，１０ｈにより増幅され、別途、該入力信号が偶数個（ｎ個）の反転増幅器１１ａ，１１ｂ，・・・，１１ｈにより増幅される。これにより、反転増幅器１０ｈ，１１ｈの出力信号は、入力信号に対してｎ×Δｔだけ遅れた遅延信号となる。

さらに、反転増幅器１１ａ，１１ｂ，・・・，１１ｈにより増幅された増幅信号が奇数個（ｍ個）の反転増幅器１３ａ，１３ｂ，・・・，１３ｇにより増幅される。このため反転増幅器１０ａ，１０ｂ，・・・，１０ｈの出力信号と奇数個分の反転増幅器１３ａ，１３ｂ，・・・，１３ｇの出力信号とは、遅延時間（ｍ×Δｔ）が発生する。また、反転増幅器１０ｈの出力信号と反転増幅器１３ｇの出力信号とは、互いに逆相の関係になる。この差分信号をヒステリシスコンパレータ２０に入力することにより、パルス幅Ｔ１の入力信号を再生した再生信号を得ることができる。

図３は、ヒステリシスコンパレータの回路図である。
ヒステリシスコンパレータ２０は、４個のＮＭＯＳのトランジスタＭ_１，Ｍ_２，Ｍ_３，Ｍ_８と、４個のＰＭＯＳのトランジスタＭ_４，Ｍ_５，Ｍ_６，Ｍ_７と電流源Ｉとを備える。電流源ＩはトランジスタＭ_８のドレイン、及びゲートに接続され、トランジスタＭ_８のゲートはトランジスタＭ_３のゲートに接続され、トランジスタＭ_３，Ｍ_８のソースは負の電源電圧Ｖ_ＳＳが印加される。これにより、トランジスタＭ_３は、電流源Ｉに比例したドレイン電流が流れる。

トランジスタＭ_１のゲートは、正転入力となり、電圧Ｖ_Ａが印加され、トランジスタＭ_２のゲートは、反転入力端となり、電圧Ｖ_Ｂが印加される。また、トランジスタＭ_２のドレインが出力端子Ｖ_ＯＵＴ１であり、トランジスタＭ_１のドレインが反転出力端Ｖ_ＯＵＴ２である。

トランジスタＭ_１のドレインは、トランジスタＭ_４のソース、及びゲートとトランジスタＭ_５のゲートとトランジスタＭ_６のソースとに接続されている。トランジスタＭ_２のドレインは、トランジスタＭ_７のソース、及びゲートとトランジスタＭ_５のソースとに接続されている。また、トランジスタＭ_４，Ｍ_５，Ｍ_６，Ｍ_７のドレインは、正の電源電圧Ｖ_ＤＤが印加されており、トランジスタＭ_１，Ｍ_２のソースはトランジスタＭ_３のドレインに接続されている。

図４は、ヒステリシスコンパレータの動作を説明する特性図である。
まず、差動電圧（Ｖ_Ａ−Ｖ_Ｂ）を上げていく場合を考える。Ｖ_Ａ−Ｖ_Ｂ＜Ｖ_Ｈのときには、Ｖ_ＯＵＴ１は、負の電源電圧Ｖ_ＳＳであり、Ｖ_Ａ−Ｖ_Ｂ＝Ｖ_Ｈを境界に、Ｖ_Ａ−Ｖ_Ｂ＞Ｖ_Ｈのときには、Ｖ_ＯＵＴ１は、正の電源電圧Ｖ_ＤＤとなる。次に、差動電圧（Ｖ_Ａ−Ｖ_Ｂ）を下げていく場合を考える。Ｖ_Ａ−Ｖ_Ｂ＞Ｖ_Ｈのときには、Ｖ_ＯＵＴ１は、正の電源電圧Ｖ_ＤＤであり、Ｖ_Ａ−Ｖ_Ｂ＝Ｖ_Ｈを境界に、Ｖ_Ａ−Ｖ_Ｂ＜Ｖ_Ｈのときには、Ｖ_ＯＵＴ１は、負の電源電圧Ｖ_ＳＳとなる。

Ｖ_Ｂを固定して、Ｖ_Ａ をＶ_Ａ−Ｖ_Ｂ＜Ｖ_Ｌから上げていく場合を考える。Ｖ_Ａ−Ｖ_Ｂ＜Ｖ_Ｌ ではトランジスタＭ_１がオフ、トランジスタＭ_２がオンとなり、Ｖ_ＯＵＴ１≒０、Ｖ_ＯＵＴ２＝Ｖ_ＤＤ である。トランジスタＭ_４，Ｍ_５はオフになり、トランジスタＭ_６は線形領域にある。ここで、さらに、Ｖ_Ａを上げていき、トランジスタＭ_１に電流が流れ始めると、Ｖ_ＯＵＴ２が下がるトランジスタＭ_４，Ｍ_５はオフを保ったまま、トランジスタＭ_６は飽和領域に入り、トランジスタＭ_６に電流が流れ、トランジスタＭ６からトランジスタＭ１に流れる電流パスが形成される。このトランジスタＭ_６が飽和領域に入る点がＶ_Ａ−Ｖ_Ｂ＝Ｖ_Ｈ に対応する。

図５は、本発明の第１実施形態であるエッジ検出回路が使用されるＰＯＮシステムの全体構成図である。
ＰＯＮシステム８００は、複数の加入者宅７００，７０１，７０２と、局６００と、スプリッタ７５０とを備え、局６００と複数の加入者宅７００，７０１，７０２とがスプリッタ７５０を介して、通信可能に接続されている。

局（ＯＬＴ）から、加入者宅（ＯＮＵ）に送信される下りデータは、連続信号であるが、加入者宅（ＯＮＵ）から局（ＯＬＴ）に送信される上りデータは、データとデータとの間に信号が存在しないバースト信号になっている。また、加入者宅７００，７０１，７０２から送信される信号の振幅は一定であるが、加入者宅７００，７０１，７０２と局６００との距離はまちまちなので、局６００がバースト信号を受信する際には、特定の加入者宅７００からのバースト信号は強くなり、異なる加入者宅７０１からのバースト信号が弱くなることがある。このため、局（ＯＬＴ）は、これらの強度やタイミングの異なる光バースト信号を、強度とタイミングが一定の電気信号に変える受信機（バーストモード受信機）が必要である。

図６は、本発明の第１実施形態であるエッジ検出回路を用いたバーストモード受信機の構成図である。
局（ＯＬＴ）に設置されるバーストモード受信機５００は、光（バースト信号）を電流に変換するフォトダイオード（ＰＤ:Photo Diode）２１０と、フォトダイオード２１０が出力する出力電流を電圧に変換するバーストＴＩＡ（Trans Impedance Amplifier）２２０と、バーストＴＩＡ２２０が出力する比較的大きな電圧信号を一定振幅に制限するバーストＬＡ（Limiting Amplifier）２３０と、一定振幅に制限された電圧信号のタイミング（エッジ）を検出してノイズの少ないクロックで波形を整形するバーストＣＤＲ(Clock and Data Recovery）とを備える。

バーストＣＤＲ２００は、前記したエッジ検出回路１００と、ゲート回路１１０と、ＶＣＯ回路１２０と、Ｄ−ＦＦ回路１３０と、バッファ１４０，１４５と、ＰＬＬ回路１５０とを備える半導体装置である。

ＶＣＯ回路１２０は、電圧制御発振回路であり、ゲート回路１１０を介して入力したエッジ検出回路１００の出力信号と、ＰＬＬ回路１５０に入力される参照クロックとが同期させられ、参照クロックに同期した整形クロックを出力する。ＰＬＬ回路１５０は、ＶＣＯ回路１２０が出力するクロックを参照クロックに同期させるようにＶＣＯ回路１２０を電圧制御する。

Ｄ−ＦＦ回路１３０は、エッジ検出回路１００の出力信号を、ＶＣＯ回路１２０が生成したクロックのタイミングで、出力する。Ｄ−ＦＦ回路１３０に入力されるデータ（Ｄ）は、整形クロックの立ち上がりタイミングのセットアップタイム以上前から該立ち上がりタイミングのホールドタイムまで必要である。このため、エッジ検出回路１００の特性「入力信号（図２（ａ））のパルス幅Ｔ１が極めて短い瞬時パルスであっても、ｍ×Δｔのパルス幅のパルスを出力する。」は、有用である。つまり、遅延時間（ｍ×Δｔ）は、Ｄ−ＦＦ回路１３０のセットアップタイムよりも長いことが必要であり、セットアップタイムとホールドタイムとの和よりも長いことが好ましい。なお、Ｄ−ＦＦ回路１３０は、通常、セットアップタイムの方がホールドタイムよりも長い。

バッファ回路１４０は、Ｄ−ＦＦ回路１３０の出力信号のまま許容電流を増加して出力する。バッファ回路１４５は、ＶＣＯ回路１２０が生成した整形クロック信号を、そのまま許容電流を増加して出力する。

以上説明したように、第１実施形態のエッジ検出回路１００は、トランジスタやＦＥＴのような能動素子で形成された半導体装置である。これらの能動素子は、通常のフォトリソグラフイ、エッチング等の製造工程によって、ほぼ均一に作ることができる。また、これらの能動素子の遅延時間Δｔは、ゲート長で定まり、予め分かっているものなので、設計段階で所望の遅延時間を実現することが可能である。

（比較例）
図７は、本発明の比較例であるエッジ検出回路の回路図である。
エッジ検出回路１０１は、遅延線路４０と、４つの差動増幅器１５ａ，１５ｂ，１５ｃ，１５ｄと、ヒステリシスコンパレータ２５と、２本の抵抗器Ｒｔと、帰還抵抗器Ｒｆ１，Ｒｆ２と、コンデンサＣｆとを備える。なお、図７において、ヒステリシスコンパレータ２６が破線で記載されているが、これは後記する変形例で説明する。

差動増幅器１５ａは、正転入力端に入力信号（バースト信号）が入力され、反転入力端には、該入力信号が遅延線路４０を介して入力される。差動増幅器１５ａの出力信号は差動増幅器１５ｂ、及び縦続接続された差動増幅器１５ｃ，１５ｄを介して、ヒステリシスコンパレータ２５に入力される。

図８は、比較例のエッジ検出回路に使用される遅延線路の回路図、及びコイルの等価回路である。
遅延回路４０は、２つのコイルＬｄ及びコンデンサＣｄからなる２段のＬＣフィルタ回路から構成されており（図８（ａ）参照）、コイルＬｄは、その両端間、両端と接地との間にコンデンサを有した等価回路で表現され、両端と接地との間のコンデンサは、コンデンサ及び抵抗器の並列回路が挿入される（図８（ｂ）参照）。

図９は、比較例のエッジ検出回路に使用されるシステリシスコンパレータの回路図である。
ヒステリシスコンパレータ２５は、ヒステリシスコンパレータ２０（図３）と回路構成が異なるが、図４と同様の入出力特性を有し、第１実施形態のエッジ検出回路にも使用可能である。

図１０は、本発明の比較例であるエッジ検出回路の動作を説明するための波形図である。
波形Ａは、エッジ検出回路１０１（図７）の入力端子ＩＮの波形であり、差動増幅器１５ａの正転入力端の波形でもある。波形Ｂは、遅延線路４０の出力波形であり、差動増幅器１５ａの反転入力端の波形でもある。波形Ｃは、波形Ａから波形Ｂを減算した波形であり、ヒステリシスコンパレータ２５に入力される差動電圧波形でもある。波形Ｂは、波形Ａを時間τだけ遅延させた遅延波形であるので、（波形Ａ−波形Ｂ）である波形Ｃは、波形Ａの立ち上がりタイミングから立ち上がり、パルス幅τの正の矩形波と、該正の矩形波の立ち下がり後の電圧０の無電圧区間と、波形Ａの立ち下がりによる、パルス幅τの負の矩形波とから構成される。

波形Ｄは、ヒステリシスコンパレータ２５が閾値Ｖ_Ｈ，−Ｖ_Ｌを有した場合、波形Ｃ＝（波形Ａ−波形Ｂ）の差動電圧が入力されたときの出力波形である。波形Ｄは、波形Ａの電圧が閾値Ｖ_Ｈを超えたときに立ち上がり、波形Ｂの反転電圧が閾値（−Ｖ_Ｌ）を下回ったときに立ち下がる。つまり、波形Ｄは、波形Ａの電圧が閾値Ｖ_Ｈ，−Ｖ_Ｌに到達するまでの時間差が存在するものの、波形Ａと略同一のパルス幅の電圧が出力される。しかしながら、波形Ａのパルス幅が、遅延線路の遅延時間τよりも短いときには、波形Ｄは、パルス幅τの矩形波になる。

第１実施形態のエッジ検出回路１００は、全て能動素子で構成されていた。能動素子の遅延時間はゲート遅延時間で定まるので、全遅延時間は、能動素子の個数で定まり、設計が容易である。これに対して、比較例のエッジ検出回路１０１（図７）は、受動素子で形成された遅延線路４０を備えているので、設計が容易でない。特に、コイルＬｄは、等価回路がキャパシタや抵抗器を含み（図８（ｂ））、煩雑であり、設計が容易でない。つまり、エッジ検出回路１００は、ウエハ上の面積をスパイラルインダクタ等の受動素子よりも小さくすることが可能である。また、エッジ検出回路１００は、能動素子の等価回路もよく知られているので、比較例のエッジ検出回路１０１よりも短時間で設計が可能になる。

（第２実施形態)
第１実施形態のエッジ検出回路１００（図１）は、入力端子ＩＮに接続される偶数個の反転増幅器は、反転増幅器１０ａ，１０ｂ，・・・，１０ｈと、反転増幅器１１ａ，１１ｂ，・・・，１１ｈとの２組設けていたが、一組の反転増幅器１０ａ，１０ｂ，・・・，１０ｈのみでも実現することができる。

図１１は、本発明の第２実施形態であるエッジ検出回路の構成図である。
エッジ検出回路１０２は、偶数個の反転増幅器１０ａ，１０ｂ，・・・，１０ｈと、奇数個の反転増幅器１３ａ，１３ｂ，・・・，１３ｈと、ヒステリシスコンパレータ２０とを備え、反転増幅器１０ａの正転入力端に入力端子ＩＮが接続されており、反転増幅器１０ｈの出力端と反転増幅器１３ａの正転入力端とヒステリシスコンパレータ２０の正転入力端とが接続されており、反転増幅器１３ｇの出力端とヒステリシスコンパレータ２０の反転入力端とが接続されている。なお、二つの反転増幅器１０ａ，１０ｂの縦続回路は、正転増幅器を構成するので、偶数個の反転増幅器１０ａ，１０ｂ，・・・，１０ｈは、一つ以上の正転増幅器を構成する。

偶数個の反転増幅器１０ａ，１０ｂ，・・・，１０ｈは、入力端子ＩＮに入力された微小なバースト信号を増幅させつつ、遅延した正の矩形波を出力し、該正の矩形波をヒステリシスコンパレータ２０の正転入力端に印加する。奇数個の反転増幅器１３ａ，１３ｂ，・・・，１３ｈは、偶数個の反転増幅器１０ａ，１０ｂ，・・・，１０ｈが出力した遅延した正の矩形波を反転させ、反転した矩形波をヒステリシスコンパレータ２０の反転入力端に印加する。

エッジ検出回路１０２は、エッジ検出回路１０１と同様に、ヒステリシスコンパレータ２０が入力信号（図２（ａ））から遅延時間ｎ×Δｔだけ遅れたパルス幅Ｔ１のデジタル信号を出力する。また、エッジ検出回路１０２は、入力信号のパルス幅Ｔ１が極めて短い瞬時パルスであっても、パルス幅ｍ×Δｔのパルスを出力する。

（第３実施形態）
第１の実施形態のエッジ検出回路１００や第２実施形態のエッジ検出回路１０１は、奇数個分の反転増幅器による遅延時間しか設定できないが、任意の個数の反転増幅器の遅延時間とすることができる。

図１２は、本発明の第３実施形態であるエッジ検出回路の構成図である。
エッジ検出回路１０３は、差動増幅回路１５と、縦続接続された任意の個数の非反転増幅器１６ａ，１６ｂ，・・・，１６ｈと、非反転増幅器１６ａ，１６ｂ，・・・，１６ｈと同数の非反転増幅器１７ａ，１７ｂ，・・・，１７ｈと、非反転増幅器１７ａ，１７ｂ，・・・，１７ｈに縦続接続された偶数個（ｍ個）の反転増幅器１３ａ，１３ｂと、ヒステリシスコンパレータ２１とを備えている。また、エッジ検出回路１０３は、差動増幅器１５の正転入力端にバースト信号が入力され、ヒステリシスコンパレータ２１の出力端子ＯＵＴにデジタル信号が出力される。

差動増幅器１５は、正転入力端と反転入力端と正転出力端と反転出力端とを備え、正転入力端は入力端子ＩＮを接続し、反転入力端は接地されており、正転出力端は、非反転増幅器１６ａの入力端に接続されており、反転出力端は、非反転増幅器１７ａの入力端に接続されている。

非反転増幅器１６ｈの出力端は、ヒステリシスコンパレータ２１の正転入力端に接続され、非反転増幅器１７ｈの出力端は、反転増幅器１３ａの入力端に接続され、反転増幅器１３ｂの出力端は反転入力端に接続される。

図１３は、第３実施形態のエッジ検出回路の動作を説明するための波形図である。
入力端子ＩＮは、パルス幅Ｔ１、振幅Ｖ１の矩形波状のバースト信号が入力されるものであり（図１３（ａ）参照）、振幅Ｖ１は、反転増幅器１０，１１の電源電圧Ｖ_ＤＤよりも小さい。

入力したバースト信号は、差動増幅回路１５に入力され、正相電圧が非反転増幅器１６ａに入力され、逆相電圧が非反転増幅器１７ａに入力される。非反転増幅器１６ａの入力電圧Ｖ_Ｃと非反転増幅器１７ａの入力電圧Ｖ_Ｄとは互いに逆相であり、双方の振幅はＶ_２である（図１３（ｂ）参照）。

非反転増幅器１６ｈの出力電圧（つまり、ヒステリシスコンパレータの正転入力端の電圧ＶＥ）は、差動増幅回路１５に入力されるバースト信号に対して、遅延時間ｎ×Δｔがある（図２（ｃ）参照）。つまり、非反転増幅器１６ａ，１６ｂ，・・・，１６ｈは、遅延時間ｎ×Δｔの遅延信号を生成する。一方、非反転増幅器１７ｈの出力電圧は、差動増幅回路１５に入力されるバースト信号に対して、遅延時間ｎ×Δｔの逆相電圧を出力する。

偶数個（ｍ個）の反転増幅器１３ａ，１３ｂ，・・・は、遅延時間ｍ×Δｔの遅延信号を生成する。このため、ヒステリシスコンパレータの反転入力端の電圧Ｖ_Ｆは、正転入力端の電圧Ｖ_Ｅに対して、遅延時間ｍ×Δｔだけ遅れた逆相電圧となる（図１３（ｃ）参照）。つまり、ヒステリシスコンパレータの反転入力端の電圧Ｖ_Ｆは、差動増幅回路１５に入力されるバースト信号に対して、遅延時間（ｎΔｔ＋ｍΔｔ）だけ遅れた逆相電圧になる。

差動電圧（Ｖ_Ｅ−Ｖ_Ｆ）は（図１３（ｄ））、Ｖ_ＥとＶ_Ｆとの遅延時間ｍ×Δｔだけ、Ｖ_Ｆ＝０となるので（図１３（ｃ）参照）、非反転増幅器１６ｈの出力電圧Ｖ_Ｅ＝Ｖ_２が現れ、その後、（Ｔ１−ｍ×Δｔ）だけ（｜Ｖ_Ｅ｜−｜Ｖ_Ｆ｜）の電圧が現れ、その後、遅延時間ｍ×Δｔだけ、Ｖ_Ｅ＝０となるので、非反転増幅器１７ｈの出力電圧Ｖ_Ｆ＝−Ｖ_２が現れる。

ヒステリシスコンパレータ２１は、この電位差（Ｖ_Ｅ−Ｖ_Ｆ）が入力され、非反転増幅器１６ｈの出力電圧Ｖ_Ｅの立ち上がりで、出力が“０”から“１”に遷移し、非反転増幅器１７ｈの出力電圧Ｖ_Ｆの立ち下がりで“１”から“０”に遷移する。結果的に、ヒステリシスコンパレータ２１は、入力信号（図１３（ａ））から遅延時間ｎ×Δｔだけ遅れたパルス幅Ｔ１のデジタルパルスを生成（再生）する。

また、エッジ検出回路１０３は、入力信号（図１３（ａ））のパルス幅Ｔ１が極めて短い瞬時パルスであっても、パルス幅ｍ×Δｔのパルスを出力する。ここで、ｍ個は偶数個に制限されているが、非反転増幅器１７を１個追加することにより、ヒステリシスコンパレータ２１は、パルス幅（ｍ＋１）×Δｔのパルスを出力するので、偶数個に制限されることはない。

エッジ検出回路１０３は、片方の信号に対して、必要な分だけ非反転増幅器１７を付加することにより任意の遅延時間ｎ×Δｔや（ｍ＋１）×Δｔを実現することができる。これにより、設計の自由度が、第１実施形態のエッジ検出回路１００のように、奇数個に制限されることはない。このため、エッジ検出回路１０３は、設計の自由度が拡がる効果が期待できる。

（変形例）
本発明は前記した実施形態に限定されるものではなく、例えば以下のような種々の変形が可能である。
（１）前記第１実施形態のエッジ検出回路１００は、偶数個の反転増幅器１０ａ，１０ｂ，・・・，１０ｈ及び偶数個の反転増幅器１１ａ，１１ｂ，・・・，１１ｈを備えていた。また、第３実施形態のエッジ検出回路１０３は、任意個の非反転増幅器１７ａ，１７ｂ，・・・，１７ｈ、及び偶数個の反転増幅器１６ａ，１６ｂ，・・・，１６ｈ，１３ａ，１３ｂを備えていた。この偶数個の反転増幅器１０ａ，１０ｂ，・・・，１０ｈ、偶数個の反転増幅器１６ａ，１６ｂ，・・・，１６ｈ、偶数個の反転増幅器１３ａ，１３ｂは、一つ以上の非反転増幅器で構成することができる。つまり、第３実施形態の非反転増幅器１７ａ，１７ｂ，・・・，１７ｈ、及び偶数個の反転増幅器１３ａ，１３ｂは、一つ以上の非反転増幅器、及び偶数個の反転増幅器の何れか一方又はこれらの組み合わせから構成することができる。

（２）前記各実施形態のエッジ検出回路１００，１０２，１０３は、半導体集積回路であるヒステリシスコンパレータ２０（図３）を用いたが、ディスクリート回路で構成することもできる。例えば、正転入力端の電位と反転入力端の電位との大小により出力が反転するコンパレータを用い、該コンパレータの正転入力端に出力電圧を抵抗器で分圧した分圧電圧を正帰還させた回路を使用することもできる。また、このコンパレータ回路は、前記分圧電圧をシフトする電圧端子が設けており、反転入力端と共に、二入力回路として構成される。

（３）図７に示す４つの差動増幅器１５ａ，１５ｂ，１５ｃ，１５ｄとヒステリシスコンパレータ２５との代わりに、破線で示すように単一のヒステリシスコンパレータ２６で構成し、遅延線路の代わりに、一以上の非反転増幅器を用いることもできる。つまり、このエッジ検出回路は、入力信号と、該入力信号を一以上の非反転増幅器で遅延させた正転遅延信号との双方を差動入力するヒステリシスコンパレータ２６とを備える。なお、この入力信号は、バースト信号を任意個の増幅回路で増幅したものである。

１０，１１，１２，１３，１３ａ，１３ｂ 反転増幅器
１５ 差動増幅回路
１５ａ，１５ｂ，１５ｃ，１５ｄ 差動増幅器
１６，１６ａ，１６ｂ，１６ｈ、１７，１７ａ，１７ｂ，１７ｈ 非反転増幅器
２０，２１，２５，２６ ヒステリシスコンパレータ
４０ 遅延線路
１００，１０１，１０２ エッジ検出回路
１１０ ゲート回路
１２０ ＶＣＯ回路
１３０ Ｄ−ＦＦ回路
１４０，１４５ バッファ回路
１５０ ＰＬＬ回路
２００ バーストＣＤＲ
２１０ フォトダイオード
２２０ バーストＴＩＡ
２３０ バーストＬＡ
５００ バーストモード受信機
６００ 局
７００，７０１，７０２ 加入者宅
７５０ スプリッタ
８００ ＰＯＮシステム

Claims (9)

1. 入力信号を入力し、第１の正転遅延信号を出力する非反転増幅回路と、
   前記入力信号を入力し、第２の正転遅延信号を出力する他の非反転増幅回路と、
   前記他の非反転増幅回路の出力信号を入力し、反転遅延信号を出力する、縦続接続された奇数個の反転増幅回路と、
   前記第１の正転遅延信号と前記反転遅延信号との双方を入力するヒステリシスコンパレータと、
   を備えることを特徴とするエッジ検出回路。
2. 入力信号を入力し、正転遅延信号を出力する非反転増幅回路と、
   前記正転遅延信号を入力し、反転遅延信号を出力する、縦続接続された奇数個の反転増幅回路と、
   前記正転遅延信号と前記反転遅延信号との双方を入力するヒステリシスコンパレータと、
   を備えることを特徴とするエッジ検出回路。
3. 入力信号を入力し、その正転信号及び反転信号を出力する差動増幅回路と、
   前記正転信号を入力し、正転遅延信号を出力する一つ以上の非反転増幅回路と、
   前記反転信号を入力し、反転遅延信号を出力する前記非反転増幅回路と異なる段数で縦続接続された他の非反転増幅回路と、
   前記正転遅延信号と前記反転遅延信号との双方を入力するヒステリシスコンパレータと、
   を備えることを特徴とするエッジ検出回路。
4. 請求項１乃至請求項３の何れか一項に記載のエッジ検出回路であって、
   前記ヒステリシスコンパレータは、２つの入力信号の差動信号がヒステリシス特性を有する
   ことを特徴とするエッジ検出回路。
5. 請求項１乃至請求項４の何れか一項に記載のエッジ検出回路であって、
   前記非反転増幅回路は、一つ以上の非反転増幅器、及び偶数個の反転増幅器の何れか一方又はこれらの組み合わせから構成されていることを特徴とするエッジ検出回路。
6. 請求項１乃至請求項５の何れか一項に記載のエッジ検出回路を備えることを特徴とする半導体装置。
7. 請求項１乃至請求項５の何れか一項に記載のエッジ検出回路と、
   前記ヒステリシスコンパレータの出力信号をクロックに同期させて出力するＤ−ＦＦ回路とを備え、
   前記反転遅延信号の遅延時間は、前記Ｄ−ＦＦ回路のセットアップタイムよりも長いことを特徴とするバーストモード受信機。
8. 請求項１乃至請求項５の何れか一項に記載のエッジ検出回路を備えることを特徴とするバーストモード受信機。
9. 入力信号を遅延させて反転遅延信号を出力する縦続接続された奇数個の反転増幅器と、
   前記入力信号と前記反転遅延信号との双方を差動入力するヒステリシスコンパレータと、
   を備えることを特徴とするエッジ検出回路。

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