JP2010206300A

JP2010206300A - コンパレータ回路及びそのコンパレータ回路を備えたｌｖｄｓレシーバ

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Publication number: JP2010206300A
Application number: JP2009047037A
Authority: JP
Inventors: Shinichiro Eto; 慎一郎江藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2009-02-27
Filing date: 2009-02-27
Publication date: 2010-09-16

Abstract

【課題】高速動作しつつ、良好な信号を出力することができるコンパレータ回路及びＬＶＤＳレシーバを提供する。
【解決手段】コンパレータ回路２０を構成する増幅部５２は、カスケード接続された複数のインバータ回路を有する。複数のインバータ回路５３〜５５のうち初段のインバータ回路５３に帰還抵抗Ｒ１を設けると共に、この初段のインバータ回路５３の入力ノードｔ１と出力ノードｔ２に双方向ダイオードとして機能させたトランジスタＱ３３，Ｑ３４を接続する。
【選択図】図２

Description

本発明は、コンパレータ回路及びそのコンパレータ回路を備えたＬＶＤＳレシーバに関し、特に伝送路を介して送信された差動信号を入力としたコンパレータ回路及びそのコンパレータ回路を備えたＬＶＤＳレシーバに関する。

デバイス間の信号伝送を高速に行うために、ＬＶＤＳ（Low Voltage Differential Signaling：小振幅差動信号）技術が用いられている（例えば、特許文献１参照）。

図７にＬＶＤＳ技術を用いてコンピュータとプロジェクタを接続した様子を示す。同図に示すように、コンピュータ９１とプロジェクタ９２とはＬＶＤＳケーブル９５によって接続されており、コンピュータ９１のデータはＬＶＤＳトランシーバ９３を介して差動信号として出力され、ＬＶＤＳレシーバ９４を介してプロジェクタ９２に入力される。

ＬＶＤＳレシーバ９４は、コンパレータ回路とシリアルパラレル変換回路とを備えている。コンパレータ回路はＬＶＤＳケーブル９５を介して送信された差動信号を入力としてシリアル信号を出力し、シリアルパラレル変換回路はコンパレータ回路から出力されたシリアル信号をパラレル信号に変換して出力する。

特開２００２−９４３６０号公報

ところで、上記コンパレータ回路を差動増幅回路やカスケード接続された複数のインバータ回路で構成する場合、入力される差動信号と出力されるシリアル信号との遅延時間が問題となり、コンパレータ回路を高速に動作させる上で障害となる。また、コンパレータ回路から出力されるシリアル信号はクロック信号としても用いられるため、そのデューティ比をできるだけ５０％に近づけることが望ましい。

本発明は、高速に動作し、かつ良好な信号を出力することができるコンパレータ回路及びそのコンパレータ回路を備えたＬＶＤＳレシーバを提供することを目的とする。

上記目的を達成するために、請求項１に記載の発明は、差動増幅回路と、当該差動増幅回路の出力を増幅する増幅部とを備え、前記増幅部は、カスケード接続された複数のインバータ回路を有し、前記複数のインバータ回路のうち初段のインバータ回路に帰還抵抗を設けると共に、当該初段のインバータ回路の入力ノードをその出力ノードに双方向ダイオードを介して接続したコンパレータ回路とした。

また、請求項２に記載の発明は、請求項１に記載のコンパレータ回路において、前記双方向ダイオードを、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとで構成した。

また、請求項３に記載の発明は、請求項１又は請求項２に記載のコンパレータ回路において、前記複数のインバータ回路のうち最終段のインバータ回路を除いたインバータ回路を、当該インバータ回路に帰還抵抗を設けた。

また、請求項４に記載の発明は、請求項１〜３のいずれか１項に記載のコンパレータ回路において、前記インバータ回路は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタのゲート同士を接続して当該ゲートを入力ノードとし、前記両トランジスタのドレイン同士を接続して当該ドレインを出力ノードとした。

また、請求項５に記載の発明は、伝送路を介して連続して送信された差動信号を入力とした第１〜第ｎのコンパレータ回路と、クロック信号に基いて前記第１〜第ｎ−１番目のコンパレータ回路からそれぞれ出力された信号をパラレル信号に変換して出力するシリアルパラレル変換回路と、前記第ｎ番目のコンパレータ回路から出力された信号から前記クロック信号を生成して前記シリアルパラレル変換回路へ出力する位相調整回路を備え、前記第ｎ番目の前記コンパレータ回路は、差動増幅回路と、当該差動増幅回路の出力を増幅する増幅部とを備え、前記増幅部は、カスケード接続された複数のインバータ回路を有し、前記複数のインバータ回路のうち初段のインバータ回路に帰還抵抗を設けると共に、当該初段のインバータ回路の入力ノードをその出力ノードに双方向ダイオードを介して接続したＬＶＤＳレシーバとした。

本発明によれば、コンパレータ回路及びＬＶＤＳレシーバにおいて動作の高速化を図ることができ、しかも良好なシリアル信号を得ることができる。

第１実施形態に係るＬＶＤＳレシーバの構成を示す図である。図１に示すコンパレータ回路の構成を示す図である。図２に示す差分増幅回路の構成を示す図である。図１に示すインバータ回路に挿入される帰還抵抗の効果を示す説明図である。図１に示すコンパレータ回路の効果を示す説明図である。図１に示すコンパレータ回路の効果を示す説明図である。コンピュータとプロジェクタとをＬＶＤＳ技術を用いて接続した様子を示す説明図である。

以下、発明を実施するための形態（以下、「実施形態」という。）について説明する。なお、説明は以下の順序で行う。
１．第１実施形態
２．その他の実施形態

［１．第１実施形態］
以下、第１実施形態に係るＬＶＤＳレシーバについて図面を参照して具体的に説明する。

［１−１．ＬＶＤＳレシーバ１の構成］
図１に示すように、本実施形態に係るＬＶＤＳレシーバ１は、微小レベルの差動信号であるＬＶＤＳデータＡ〜Ｄを受信し、このＬＶＤＳデータＡ〜Ｄを所定の振幅レベルに変換した後、シリアル−パラレル変換してパラレルデータａ〜ｃを出力する回路である。このＬＶＤＳレシーバ１は、コンパレータ回路２１〜２４、位相調整回路３、及びシリアルパラレル変換回路４から構成される。なお、ＬＶＤＳデータＡ〜Ｄのうちいずれか又は全てを表すときにＬＶＤＳデータと呼ぶことがある。また、コンパレータ回路２１〜２４のうちいずれか又は全てを表すときにコンパレータ回路２０と呼ぶことがある。

ＬＶＤＳデータＡ〜Ｄは、それぞれ伝送路を介してＬＶＤＳレシーバ１に入力される。各ＬＶＤＳデータは、例えば振幅レベルが±３５０ｍｖ程度の差動信号であり、数百Ｍｂｐs〜数Ｇｂｐsの速度で伝送される。また、各ＬＶＤＳデータは、伝送路を介して連続してＬＶＤＳレシーバ１に入力される。

コンパレータ回路２１〜２４は、伝送路を介して送信されたＬＶＤＳデータＡ〜Ｄを受信して所定の振幅レベルのシリアル信号に変換して出力する。具体的には、コンパレータ回路２１は、ＬＶＤＳデータＡを受信してパラレルデータａの元となるシリアル信号を出力する。コンパレータ回路２２は、ＬＶＤＳデータＢを受信してパラレルデータｂの元となるシリアル信号を出力する。コンパレータ回路２３は、ＬＶＤＳデータＣを受信してパラレルデータｃの元となるシリアル信号を出力する。コンパレータ回路２４は、ＬＶＤＳデータＤを受信してシリアル信号をマスタクロックとして出力する。

位相調整回路３は、コンパレータ回路２４から出力されるマスタクロックを受信し、マスタクロックに対してＮ倍とされたクロック信号を出力する。シリアルパラレル変換回路４は、複数個のフリップフロップで構成されており、位相調整回路３から出力されるクロック信号に基いて、コンパレータ回路２１〜２３から出力された各シリアル信号を、それぞれパラレルデータａ〜ｃに変換して出力する。

このようにＬＶＤＳレシーバ１は、ＬＶＤＳデータＡ〜Ｄを受信し、ＬＶＤＳデータＤをマスタクロックとして用い、ＬＶＤＳデータＡ〜Ｃに基いてパラレルデータａ〜ｃを生成して出力する。

［１−２．コンパレータ回路２０の構成］
次に、ＬＶＤＳレシーバ１のコンパレータ回路２０について具体的に説明する。図２に示すように、本実施形態のコンパレータ回路２０は、差動増幅回路５１と増幅部５２とから構成される。また、増幅部５２は、カスケード接続されたインバータ回路５３〜５５を備えている。

［１−３．差動増幅回路５１の構成］
コンパレータ回路２０の差動増幅回路５１は、ＬＶＤＳデータである差動信号ＩＮＮ，ＩＮＰを受信し、この差動信号を差動増幅したシリアル信号を出力する。差動増幅回路５１は、図３に示すように、Ｐ型ＭＯＳトランジスタＱ１、Ｑ２、Ｑ５、Ｑ６、Ｑ９〜１４とＮ型ＭＯＳトランジスタＱ３、Ｑ４、Ｑ７、Ｑ８、Ｑ１５〜Ｑ２０からなるフォールデッド（折り返し）カスコード型の全差動オペアンプとして構成されている。

図３において、第１の差動対Ｄ１は、ソースが共通接続されたＰ型ＭＯＳトランジスタＱ１とＰ型ＭＯＳトランジスタＱ２とからなり、Ｐ型ＭＯＳトランジスタＱ１のゲートには差動信号ＩＮＰが入力され、Ｐ型ＭＯＳトランジスタＱ２のゲートにはＩＮＮが入力される。

第２の差動対Ｄ２は、ソースが共通接続されたＮ型ＭＯＳトランジスタＱ３とＮ型ＭＯＳトランジスタＱ４とからなり、Ｎ型ＭＯＳトランジスタＱ３のゲートには差動信号ＩＮＰが入力され、Ｎ型ＭＯＳトランジスタＱ４のゲートには差動信号ＩＮＮが入力される。

また、Ｎ型ＭＯＳトランジスタＱ４のドレインはＰ型ＭＯＳトランジスタＱ５のソースに接続され、Ｎ型ＭＯＳトランジスタＱ３のドレインはＰ型ＭＯＳトランジスタＱ６のソースに接続されている。また、Ｐ型ＭＯＳトランジスタＱ５とＰ型ＭＯＳトランジスタＱ６は、ゲートが共通接続されている。

また、Ｐ型ＭＯＳトランジスタＱ２のドレインはＮ型ＭＯＳトランジスタＱ７のソースに接続され、Ｐ型ＭＯＳトランジスタＱ１のドレインはＮ型ＭＯＳトランジスタＱ８のソースに接続されている。また、Ｎ型ＭＯＳトランジスタＱ７とＮ型ＭＯＳトランジスタＱ８は、ゲートが共通接続されている。

そして、Ｐ型ＭＯＳトランジスタＱ６のドレインとＮ型ＭＯＳトランジスタＱ８のトレインが共通接続され、その出力信号が増幅部５２に出力される。

このように差動増幅回路５１は、差動信号ＩＮＮとＩＰＰとの差分値を増幅して、増幅部５２に出力する。なお、この差動増幅回路５１は単なる一例であり、他の公知の差動増幅回路を用いることができる。

［１−４．増幅部５２の構成］
ＬＶＤＳレシーバ１が出力するパラレルデータがＬＶＤＳデータに対して高い追従性を有するためには、コンパレータ回路２０の高速動作が必要となる。
本実施形態では、増幅部５２を高速に動作させてコンパレータ回路２０の高速化を図っている。増幅部５２は、図２に示すように、カスケード接続された複数のインバータ回路５３〜５５を備えている。
以下、増幅部５２を構成する各インバータ回路について順に説明する。

［１−５．インバータ回路５３の構成］
増幅部５２の初段に位置するインバータ回路５３は、図２に示すように、Ｐ型ＭＯＳトランジスタＱ３１とＮ型ＭＯＳトランジスタＱ３２がカスコード接続されたＣＭＯＳインバータ回路であり、両トランジスタＱ３１，Ｑ３２のゲート同士を接続して当該ゲートを入力ノードｔ１とし、前記両トランジスタＱ３１，Ｑ３２のドレイン同士を接続して当該ドレインを出力ノードｔ２としている。

さらに、インバータ回路５３の入出力ノードｔ１，ｔ２間に帰還抵抗Ｒ１を挿入（接続）しており、これにより、インバータ回路５３の出力ノードｔ２における出力中心をインバータ回路５３のしきい値電圧に合わせている。

このように帰還抵抗Ｒ１がインバータ回路５３の入出力ノードｔ１，ｔ２間に挿入されることによってインバータ回路５３の入出力ノードｔ１，ｔ２間のインピーダンスが小さくなり、インバータ回路５３の入出力ノードｔ１，ｔ２間がショートされた状態に近づく。これにより、Ｐ型ＭＯＳトランジスタＱ３１とＮ型ＭＯＳトランジスタＱ３２の性能のバランスが取れた状態に近づくので、出力ノードｔ２における出力中心がインバータ回路５３のしきい値電圧に近づく。

図４は、帰還抵抗を挿入しない場合と挿入した場合の出力ノードｔ２（インバータ回路５３の出力側）における波形の一例を示している。図４に示すように、インバータ回路５３の入出力ノードｔ１，ｔ２間に帰還抵抗Ｒ１を挿入することにより、波形の動作中心がインバータ回路５３のしきい値電圧の付近となり、出力ノードｔ２における信号のデューティ比（Ｈ／｛Ｈ＋Ｌ｝）を５０％に近づけることができる。なお、以下の説明において、信号のデューティ比を５０％に近づけることを「デューティ比を改善する」と呼ぶことがある。また、信号のデューティ比を改善することを「波形を整形する」と呼ぶことがある。

インバータ回路５３は、増幅部５２の初段でありコンパレータ回路２０の出力信号に大きな影響を与える部分であるから、インバータ回路５３の出力信号のデューティ比を改善することにより、コンパレータ回路２０の出力信号を整形することができる。これにより、良好なシリアル信号を出力することができる。

また、図２に示すように、インバータ回路５３の入出力ノードｔ１，ｔ２間にはＮ型ＭＯＳトランジスタＱ３３とＰ型ＭＯＳトランジスタＱ３４とが挿入されている。なお、Ｎ型ＭＯＳトランジスタＱ３３とＰ型ＭＯＳトランジスタＱ３４は、双方向ダイオードの一例であり、ＰＮ接合ダイオードを用いて双方向ダイオードを構成してもよい。

インバータ回路５３の入出力ノードｔ１，ｔ２間に双方向ダイオードを挿入することにより、差動増幅回路５１の出力値が制限される。これにより、インバータ回路５３のしきい値を中心としたスイング量が小さくなるので、当該しきい値電圧への到達が速くなり後段の回路動作を速くすることができる。

また、インバータ回路５３の入出力ノードｔ１，ｔ２間に双方向ダイオードを挿入して差動増幅回路５１の出力値を制限することで、インバータ回路５３へのアンバランスな入力をカットすることができる。また、インバータ回路５３の入出力ノードｔ１，ｔ２間に双方向ダイオードを挿入することにより、インバータ回路５３の出力値についても制限することができる。これにより、インバータ回路５３を構成する両トランジスタＱ３１，Ｑ３２の能力がアンバランスな場合であっても、帰還抵抗Ｒ１の作用と相まって、インバータ回路５３の出力信号のデューティ比をより改善することができる。

次に、インバータ回路５３の入力側の波形について説明する。
図５（ａ）は、２５０ＭＨｚの差動信号（５００ＭｂｐｓのＬＶＤＳデータ）が入力された場合の入力ノードｔ１（インバータ回路５３の入力側）の波形を示している。図５（ａ）において、実線はインバータ回路５３の入出力ノードｔ１，ｔ２間に双方向ダイオードを挿入した場合の波形、破線は双方向ダイオードを挿入しない場合の波形をそれぞれ示している。

図６（ａ）は、４００ＭＨｚの差動信号（８００ＭｂｐｓのＬＶＤＳデータ）が入力された場合の入力ノードｔ１（インバータ回路５３の入力側）の波形を示している。図６（ａ）において、実線はインバータ回路５３の入出力ノードｔ１，ｔ２間に双方向ダイオードを挿入した場合の波形、破線は双方向ダイオードを挿入しない場合の波形をそれぞれ示している。

図５（ａ）及び図６（ａ)に示すように、インバータ回路５３の入出力ノードｔ１，ｔ２間に双方向ダイオードを挿入することにより、振幅がクランプ（制限）され、その結果、信号の立上り及び立下りが速くなっている。すなわち、双方向ダイオードを挿入することにより、入力されるＬＶＤＳデータに対する追従性が向上している。また、双方向ダイオードを挿入することにより、立上り及び立下りの波形の対称性が向上し、その結果、インバータ回路５３のしきい値電圧に対するデューティ比が改善されている。

次に、インバータ回路５３の出力側の波形について説明する。
図５（ｂ）は、２５０ＭＨｚの差動信号（５００ＭｂｐｓのＬＶＤＳデータ）が入力された場合の出力ノードｔ２（インバータ回路５３の出力側）の波形を示している。図５（ｂ）において、実線はインバータ回路５３の入出力ノードｔ１，ｔ２間に双方向ダイオードを挿入した場合の波形、破線は双方向ダイオードを挿入しない場合の波形をそれぞれ示している。

図６（ｂ）は、４００ＭＨｚの差動信号（８００ＭｂｐｓのＬＶＤＳデータ）が入力された場合の出力ノードｔ２（インバータ回路５３の出力側）の波形を示している。図６（ｂ）において、実線はインバータ回路５３の入出力ノードｔ１，ｔ２間に双方向ダイオードを挿入した場合の波形、破線は双方向ダイオードを挿入しない場合の波形をそれぞれ示している。

図５（ｂ）及び図６（ｂ）に示すように、インバータ回路５３に双方向ダイオードを挿入することにより、入力されるＬＶＤＳデータに対する追従性が向上している。

このようにインバータ回路５３は、その入出力ノードｔ１，ｔ２間に帰還抵抗Ｒ１及び双方向ダイオードが挿入されることにより、入力されるＬＶＤＳデータに対する追従性を高めることができ、かつ出力波形のデューティ比を改善させることができる。
また、Ｎ型ＭＯＳトランジスタＱ３３及びＰ型ＭＯＳトランジスタＱ３４の２つのトランジスタのみを用いてインバータ回路５３の出力値を制限することができるので、素子数が少なく回路上の実装面積が小さい。

［１−６．インバータ回路５４の構成］
次に、インバータ回路５３の次段に位置するインバータ回路５４について具体的に説明する。インバータ回路５４は、図２に示すように、Ｐ型ＭＯＳトランジスタＱ３５とＮ型ＭＯＳトランジスタＱ３６とがカスコード接続されたＣＭＯＳインバータ回路であり、両トランジスタＱ３５，Ｑ３６のゲート同士を接続して当該ゲートを入力ノードｔ３とし、前記両トランジスタＱ３５，Ｑ３６のドレイン同士を接続して当該ドレインを出力ノードｔ４としている。

また、帰還抵抗Ｒ２は、初段のインバータ回路５３に挿入した帰還抵抗Ｒ１と同様の機能を有し、インバータ回路５４の入出力ノードｔ３，ｔ４間に帰還抵抗Ｒ２が挿入されることにより、インバータ回路５４の出力ノードｔ４における出力中心をインバータ回路５４のしきい値電圧に合わせている。

また、初段のインバータ回路５３により波形の立上り及び立下りは改善されているので、インバータ回路５４の入出力ノードｔ３，ｔ４間には双方向ダイオードは挿入されていない。

図５（ｃ）は、２５０ＭＨｚの差動信号（５００ＭｂｐｓのＬＶＤＳデータ）が入力された場合の出力ノードｔ４（インバータ回路５４の出力側）の波形を示している。図５（ｃ）において、実線はインバータ回路５３の入出力ノードｔ１，ｔ２間に双方向ダイオードを挿入した場合の波形、破線は双方向ダイオードを挿入しない場合の波形をそれぞれ示している。

図６（ｃ）は、４００ＭＨｚの差動信号（８００ＭｂｐｓのＬＶＤＳデータ）が入力された場合の出力ノードｔ４（インバータ回路５４の出力側）の波形を示している。図６（ｃ）において、実線はインバータ回路５３の入出力ノードｔ１，ｔ２間に双方向ダイオードを挿入した場合の波形、破線は双方向ダイオードを挿入しない場合の波形をそれぞれ示している。

図５（ｃ）及び図６（ｃ）に示すように、インバータ回路５４はＬＶＤＳデータに対する高い追従性を維持している。

このようにインバータ回路５４は、ＬＶＤＳデータに対する高い追従性を維持しつつ、入力信号を反転増幅させて後続のインバータ回路５５に出力する。

［１−７．インバータ回路５５の構成］
次に、インバータ回路５４に接続され、かつ増幅部５２の最終段であるインバータ回路５５について具体的に説明する。インバータ回路５５は、図２に示すように、Ｐ型ＭＯＳトランジスタＱ３７とＮ型ＭＯＳトランジスタＱ３８とがカスコード接続されたＣＭＯＳインバータ回路であり、両トランジスタＱ３７，Ｑ３８のゲート同士を接続して当該ゲートを入力ノードｔ５とし、前記両トランジスタＱ３７，Ｑ３８のドレイン同士を接続して当該ドレインを出力ノードｔ６としている。

また、前段のインバータ回路５４から出力されるインバータ回路５５の入力波形は、コンパレータ回路２０の出力信号として十分なゲインを持っているので、インバータ回路５５の入出力間ノードには帰還抵抗は挿入しておらず、これにより実装面積の増加を抑制し、さらに消費電流を少なくしている。

図５（ｄ）は、２５０ＭＨｚの差動信号（５００ＭｂｐｓのＬＶＤＳデータ）が入力された場合の出力ノードｔ６（インバータ回路５５の出力側）の波形を示している。図５（ｄ）において、実線はインバータ回路５３の入出力ノードｔ１，ｔ２間に双方向ダイオードを挿入した場合の波形、破線は双方向ダイオードを挿入しない場合の波形をそれぞれ示している。

図６（ｄ）は、４００ＭＨｚの差動信号（８００ＭｂｐｓのＬＶＤＳデータ）が入力された場合の出力ノードｔ６（インバータ回路５５の出力側）の波形を示している。図６（ｄ）において、実線はインバータ回路５３の入出力ノードｔ１，ｔ２間に双方向ダイオードを挿入した場合の波形、破線は双方向ダイオードを挿入しない場合の波形をそれぞれ示している。

図５（ｄ）及び図６（ｄ）に示すように、インバータ回路５５は、ＬＶＤＳデータに対する高い追従性を維持している。

このようにインバータ回路５５は、ＬＶＤＳデータに対する高い追従性を維持しつつ、入力信号の極性を反転させた信号を出力する。そして、インバータ回路５５の出力信号は、図２に示すようにコンパレータ回路２０の出力信号となる。

以上のように増幅部５２を構成することにより、ＬＶＤＳデータに対する高い追従性を有し、かつデューティ比が改善された信号を出力することができる。また、増幅部５２を構成する素子数が少なく回路上の実装面積が小さい。
そして、増幅部５２が高速に動作することにより、コンパレータ回路２０を高速動作させることができ、その結果、ＬＶＤＳレシーバ１を高速に動作させることができる。

［２．その他の実施形態］
上述の第１実施形態では、増幅部を構成するインバータ回路を３段とした例を説明したが、増幅部の出力信号のゲインを高くするためにインバータ回路を５段としてもよい。この場合であっても、増幅部を構成するインバータ回路のうち最終段のインバータ回路を除いたインバータ回路に帰還抵抗を設けた構成とする。これにより消費電流を少なくすることができる。

また、コンパレータ回路２１〜２４のうちコンパレータ回路２４の出力信号のみがクロックの生成に用いられるので、コンパレータ回路２４のインバータ回路５３に対してのみ双方向ダイオードを挿入してもよい。これにより、デューティ比の改善が必要とされるコンパレータ回路に対してのみ双方向ダイオードが挿入されるので、ＬＶＤＳレシーバ１を構成する素子数が少なくなり回路上の実装面積を小さくすることができる。また、必要に応じ、コンパレータ回路２１〜２３のうちの全部または一部のインバータ回路５３に対しても双方向ダイオードを挿入してもよい。

また、上述した実施形態のＬＶＤＳレシーバは、コンピュータ側が出力するＬＶＤＳデータを受信するプロジェクタに用いることができる。この場合、コンピュータ側が出力するＬＶＤＳデータは、ＲＧＢ信号を示す３つのデータ及びクロック信号を示す１つのデータの計４つのデータとなる。

また、上述した実施形態のコンパレータ回路は、ＬＶＤＳレシーバに限らず、他の回路や装置などにも用いることができる。

本発明に係る実施の一形態について具体的に説明したが、本発明は上述した実施の形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。

１ＬＶＤＳレシーバ
２０，２１，２２，２３，２４コンパレータ回路
３位相調整回路
４シリアルパラレル変換回路
５１差動増幅回路
５２増幅部
５３〜５５インバータ回路

Claims

差動増幅回路と、当該差動増幅回路の出力を増幅する増幅部とを備え、
前記増幅部は、カスケード接続された複数のインバータ回路を有し、
前記複数のインバータ回路のうち初段のインバータ回路に帰還抵抗を設けると共に、当該初段のインバータ回路の入力ノードをその出力ノードに双方向ダイオードを介して接続したコンパレータ回路。
前記双方向ダイオードを、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとで構成した請求項１に記載のコンパレータ回路。
前記複数のインバータ回路のうち最終段のインバータ回路を除いたインバータ回路を、当該インバータ回路に帰還抵抗を設けた請求項１又は請求項２に記載のコンパレータ回路。
前記インバータ回路は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタのゲート同士を接続して当該ゲートを入力ノードとし、前記両トランジスタのドレイン同士を接続して当該ドレインを出力ノードとした請求項１〜３のいずれか１項に記載のコンパレータ回路。
伝送路を介して連続して送信された差動信号を入力とした第１〜第ｎのコンパレータ回路と、クロック信号に基いて前記第１〜第ｎ−１番目のコンパレータ回路からそれぞれ出力された信号をパラレル信号に変換して出力するシリアルパラレル変換回路と、前記第ｎ番目のコンパレータ回路から出力された信号から前記クロック信号を生成して前記シリアルパラレル変換回路へ出力する位相調整回路を備え、
前記第ｎ番目の前記コンパレータ回路は、差動増幅回路と、当該差動増幅回路の出力を増幅する増幅部とを備え、
前記増幅部は、カスケード接続された複数のインバータ回路を有し、
前記複数のインバータ回路のうち初段のインバータ回路に帰還抵抗を設けると共に、当該初段のインバータ回路の入力ノードをその出力ノードに双方向ダイオードを介して接続したＬＶＤＳレシーバ。