JP5483424B2 - レベル変換回路 - Google Patents
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Description
この場合、第1及び第2入力信号IN1、IN2の電圧レベルが高くなるため、第1差動増幅部2においては、N型トランジスタ21、22の双方で、ゲート−ソース間の電位差がN型トランジスタ固有のしきい値電圧Vtnを上回る。その結果、両トランジスタ21、22が適切にスイッチングし、図2及び表2に示すように動作する。
この場合、第1差動増幅部2においては、N型トランジスタ21、22の双方で、ゲート−ソース間の電位差がN型トランジスタ固有のしきい値電圧Vtnを下回り、両トランジスタ21、22が適切にスイッチングしない。このため、ノード27の電位が不定となり、第1増幅信号AS1が不定出力となる。
この場合、第1差動増幅器2は、表2に示すように動作し、先の「(1)第1及び第2入力信号IN1、IN2が電源電位VDDの近傍で振幅する場合」と略々同様に動作する。但し、(1)の場合と比べると、N型トランジスタ21でのゲート−ソース間の最大電位差が小さくなるため、ノード27の電位低下が緩やかとなり、第1増幅信号AS1のLowレベルの電位が高くなる。
2 第1差動増幅部
3 第2差動増幅部
4 入力判定部
5 出力選択部
6 インバータ
21 N型トランジスタ
22 N型トランジスタ
23 P型トランジスタ
24 P型トランジスタ
25 定電流源
26、27 ノード
31 P型トランジスタ
32 P型トランジスタ
33 N型トランジスタ
34 N型トランジスタ
35 定電流源
36、37 ノード
41 第1コンパレータ
42 第2コンパレータ
43 NOR回路
51 第1トランスファゲート
51p P型トランジスタ
51n N型トランジスタ
52 第2トランスファゲート
52p P型トランジスタ
52n N型トランジスタ
53 インバータ
Claims (2)
- 一対のN型トランジスタを入力差動対として有し、外部から入力される第1及び第2入力信号を該一対のN型トランジスタのゲートに受ける第1差動増幅部と、
一対のP型トランジスタを入力差動対として有し、前記第1及び第2入力信号を該一対のP型トランジスタのゲートに受ける第2差動増幅部と、
前記第1及び第2入力信号の電圧レベルを所定の基準電位と比較し、該電圧レベルが該基準電位よりも高いか否かを判定する入力判定部と、
該入力判定部の判定結果に応じて前記第1及び第2差動増幅部のいずれか一方の出力を選択する出力選択部とを備え、
前記出力選択部は、前記第1及び第2入力信号の電圧レベルの双方が前記基準電位よりも高い場合、並びに、該第1及び第2入力信号の一方の電圧レベルが該基準電位よりも高く、他方の電圧レベルが該基準電位よりも低い場合に、前記第1差動増幅部の出力を選択し、前記第1及び第2入力信号の電圧レベルの双方が前記基準電位よりも低い場合に、前記第2差動増幅部の出力を選択することを特徴とするレベル変換回路。 - 前記基準電位を電源電位と接地電位の中間電位又はその付近の電位とする請求項1に記載のレベル変換回路。
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