JP5482563B2 - オペアンプ - Google Patents

Description

オペアンプに関するものである。

従来のオペアンプの一例を図５に示す。このオペアンプ５０は、入力端子＋ＩＮ，−ＩＮに供給される入力信号に基づいて、差動増幅回路５１の出力ノードに接続されたトランジスタを駆動する。そのトランジスタの駆動に応じて、高電位電源ＶＤから出力端子ＯＵＴを介して負荷にソース電流を供給する動作、又は負荷から出力端子を介して低電位電源ＶＳに向ってシンク電流を流す動作を行う。

このような構成のオペアンプ５０をボルテージフォロア接続した時、図６に示すようなオフセット電圧特性となる。ソース電流をプラス側の電流として示し、シンク電流をマイナス側の電流として示す。即ち、プラス側の負荷電流については、出力回路５２に設定したアイドリング電流値（例えば１００μＡ）を超えると、オフセット電圧がプラス側に急激に大きくなる。また、マイナス側の負荷電流については、アイドリング電流値手前から負荷電流の増加に伴ってオフセット電圧がゼロからマイナス側に次第に大きくなり、アイドリング電流値付近から変化度合いも大きくなっていく。

そこで、オフセット電圧特性を改善したオペアンプが提案されている（例えば特許文献１参照）。図７は、そのオペアンプの一例を示す。
図７に示すオペアンプ６０は、２つの差動増幅回路６１，６２と出力回路６３とを備えている。入力信号が入力される１段目の差動増幅回路６１に対し、２段目の差動増幅回路６２は、その１段目の差動増幅回路６１の差動対での差電圧に基づいて差動動作し、１段目の差動増幅回路６１と相補的な出力ノードの電位変化を得る。出力回路６３は、出力端子を挟んでそれぞれトランジスタが配置され、プルアップ側のトランジスタのゲートが２段目の差動増幅回路６２の出力ノードに接続され、プルダウン側のトランジスタのゲートが１段目の差動増幅回路６１の出力ノードに接続される。

このような構成のオペアンプ６０は、図８の実線にて示すようなオフセット電圧特性となる（同図破線は図６に示すオフセット電圧特性）。即ち、アイドリング電流値（例えば１００μＡ）を超えたプラス側の負荷電流について、オフセット電圧がゼロ付近となる、つまりオフセット電圧特性が改善されている。

特開平１１−１５４８３２号公報

上記のようなオペアンプに対し、より大きな負荷電流への対応が求められている。
負荷電流増加のためには、アイドリング電流を増加させる必要があり、そのために消費電力が増大してしまう問題がある。

本発明の一観点によれば、２つの入力信号の電位差を増幅して第１及び第２の電圧信号を出力する第１の差動増幅回路と、前記第１及び第２の電圧信号の電位差を増幅して第３の電圧信号を出力する第２の差動増幅回路と、前記第１の電圧信号に応答する第１の出力トランジスタと、前記第３の電圧信号に応答する第２の出力トランジスタと、前記第１の出力トランジスタと並列に接続された第３の出力トランジスタとを有し、前記第１及び第２の出力トランジスタは互いに電位が異なる第１の電源と第２の電源との間に直列に接続された出力回路と、前記第３の出力トランジスタを前記第１の出力トランジスタと同相で制御する第３の差動増幅回路と、を含み、前記第３の差動増幅回路は、前記第２の差動増幅回路のカレントミラーに流れる電流に応じたバイアス電流を第３の差動増幅回路の差動対に供給する電流調整部を含む。

本発明の一観点によれば、アイドリング電流を増加させることなく、負荷電流の範囲を増加させることが可能となる。

第一実施形態のオペアンプを示す回路図。 オフセット電圧特性を示す特性図。 第二実施形態のオペアンプを示す回路図。 オフセット電圧特性を示す特性図。 従来のオペアンプを示す回路図。 オフセット電圧特性を示す特性図。 従来のオペアンプを示す回路図。 オフセット電圧特性を示す特性図。

（第一実施形態）
以下、第一実施形態を図１及び図２に従って説明する。
図１に示すように、本実施形態のオペアンプ１０は、第１〜第３の差動増幅回路１１〜１３と出力回路１４とを含む。

第１の差動増幅回路１１は、電流源１１ａと、差動対１１ｂと、カレントミラー１１ｃとを含む。差動対１１ｂに含まれるＰＭＯＳトランジスタＴＰ１１，ＴＰ１２は互いにソースが接続され、該ソースが電流源１１ａを介して高電位側電源ＶＤに接続される。トランジスタＴＰ１１，ＴＰ１２のゲートは、それぞれ反転・非反転入力端子−ＩＮ，＋ＩＮに接続される。カレントミラー１１ｃに含まれるＮＭＯＳトランジスタＴＮ１１，ＴＮ１２は、各ドレインが差動対１１ｂのトランジスタＴＰ１１，ＴＰ１２のドレインにそれぞれ接続され、トランジスタＴＮ１１，ＴＮ１２のゲートがトランジスタＴＮ１１のドレインに接続される。トランジスタＴＮ１１，ＴＮ１２のソースは低電位側電源ＶＳに接続される。

第２の差動増幅回路１２は、電流源１２ａと、差動対１２ｂと、カレントミラー１２ｃとを含む。差動対１２ｂに含まれるＮＭＯＳトランジスタＴＮ２１，ＴＮ２２は互いにソースが接続され、該ソースが電流源１２ａを介して低電位側電源ＶＳに接続される。トランジスタＴＮ２１のゲートは第１の差動増幅回路１１のトランジスタＴＰ１１のドレインに接続され、トランジスタＴＮ２２のゲートは第１の差動増幅回路１１のトランジスタＴＰ１２のドレインに接続される。カレントミラー１２ｃに含まれるＰＭＯＳトランジスタＴＰ２１，ＴＰ２２は、各ドレインが差動対１２ｂのトランジスタＴＮ２１，ＴＮ２２のドレインにそれぞれ接続され、トランジスタＴＰ２１，ＴＰ２２のゲートがトランジスタＴＰ２２のドレインに接続される。トランジスタＴＰ２１，ＴＰ２２のソースは高電位側電源ＶＤに接続される。

第３の差動増幅回路１３は、電流調整部１３ａと、差動対１３ｂと、カレントミラー１３ｃとを含む。差動対１３ｂに含まれるＰＭＯＳトランジスタＴＰ３１，ＴＰ３２は互いにソースが接続され、該ソースが電流調整部１３ａのトランジスタＴＰ３３を介して高電位側電源ＶＤに接続される。このトランジスタＴＰ３３は、ゲートがトランジスタＴＰ２２のゲートに接続されている。従って、トランジスタＴＰ３３は、カレントミラー１２ｃに含まれるトランジスタＴＰ２２とカレントミラー接続され、トランジスタＴＰ２１，ＴＰ２２に流れる電流と比例した電流を差動対１３ｂに供給する。

トランジスタＴＰ３１のゲートは第２の差動増幅回路１２のトランジスタＴＮ２２のドレインに接続され、トランジスタＴＰ３２のゲートは第２の差動増幅回路１２のトランジスタＴＮ２１のドレインに接続される。カレントミラー１３ｃに含まれるＮＭＯＳトランジスタＴＮ３１，ＴＮ３２は、各ドレインが差動対１３ｂのトランジスタＴＰ３１，ＴＰ３２のドレインにそれぞれ接続され、トランジスタＴＮ３１，ＴＮ３２のゲートがトランジスタＴＮ３２のドレインに接続される。トランジスタＴＮ３１，ＴＮ３２のソースは低電位側電源ＶＳに接続される。

出力回路１４は、ＰＭＯＳトランジスタＴＰ４１と、ＮＭＯＳトランジスタＴＮ４１，ＴＮ４２とを含む。トランジスタＴＰ４１は、ソースが高電位側電源ＶＤに接続され、ドレインが出力端子ＯＵＴに接続される。トランジスタＴＰ４１のゲートは、第２の差動増幅回路１２のトランジスタＴＮ２１，ＴＰ２１間の出力ノードＮ２に接続される。トランジスタＴＮ４１，ＴＮ４２は、ソースが低電位側電源ＶＳに接続され、ドレインが出力端子ＯＵＴに接続される。つまり、プルダウン側のトランジスタＴＮ４１，ＴＮ４２は互いに並列接続されている。トランジスタＴＮ４１のゲートは、第１の差動増幅回路１１のトランジスタＴＰ１２，ＴＮ１２間の出力ノードＮ１に接続され、トランジスタＴＮ４２のゲートは、第３の差動増幅回路１３のトランジスタＴＰ３１，ＴＮ３１間の出力ノードＮ３に接続される。

オペアンプ１０に含まれるトランジスタは、例えばアイドリング電流等の設定に応じた大きさに形成され、形状に応じた電気的特性を持つ。一例として、出力回路１４のトランジスタＴＰ４１、及び第３の差動増幅回路１３のトランジスタＴＰ３３を除くトランジスタは互いに同じ大きさに形成され、同じ電気的特性を持つ。そして、トランジスタＴＰ３３，４１は、これ以外の他のトランジスタの２倍のサイズ（駆動能力）に形成される。

このように構成されたオペアンプ１０においては、入力信号の入力に基づいて入力端子＋ＩＮの電位が入力端子−ＩＮよりも高くなると、第１の差動増幅回路１１では、差動対１１ｂ及びカレントミラー１１ｃの動作により、出力ノードＮ１の電位（第１の電圧信号）が低下する。第２の差動増幅回路１２では、前記回路１１の差動対１１ｂのドレイン電圧（第１及び第２の電圧信号）の電位差に基づく自身の差動対１２ｂ及びカレントミラー１２ｃの動作により、出力ノードＮ２の電位（第３の電圧信号）も低下する。第３の差動増幅回路１３では、前記回路１２の差動対１２ｂのドレイン電圧（第３及び第４の電圧信号）の電位差に基づく自身の差動対１３ｂ及びカレントミラー１３ｃの動作により、出力ノードＮ３においても電位が低下する。

これに伴い、出力回路１４では、各出力ノードＮ１〜Ｎ３の電位低下、即ちトランジスタＴＰ４１，ＴＮ４１，ＴＮ４２の各ゲート電圧の低下に基づいて、プルアップ側のトランジスタＴＰ４１がオン、プルダウン側のトランジスタＴＮ４１，ＴＮ４２がオフする。これにより、出力端子ＯＵＴから吐き出されるプラス側の負荷電流が増大し、出力端子ＯＵＴの電位が上昇する。

一方、入力信号の入力に基づいて入力端子＋ＩＮの電位が入力端子−ＩＮよりも低くなると、第１〜第３の差動増幅回路１１〜１３は上記と逆に動作し、各出力ノードＮ１〜Ｎ３の電位が連動して上昇する。これに伴い、出力回路１４では、各出力ノードＮ１〜Ｎ３の電位上昇、即ちトランジスタＴＰ４１，ＴＮ４１，ＴＮ４２の各ゲート電圧の上昇に基づいて、プルアップ側のトランジスタＴＰ４１がオフ、プルダウン側のトランジスタＴＮ４１，ＴＮ４２がオンする。これにより、出力端子ＯＵＴから吸い込まれるマイナス側の負荷電流が増大し、出力端子ＯＵＴの電位が低下する。

このように構成されたオペアンプ１０は、例えば出力端子ＯＵＴと入力端子−ＩＮとを接続したボルテージフォロア接続される。このようなボルテージフォロア接続においては、入力端子＋ＩＮと入力端子−ＩＮ（出力端子ＯＵＴ）との電位が等しくなるように動作する。

プラス側（吐出し側）の負荷電流印加時には、入力端子−ＩＮ側の電位の低下に伴ってノードＮ１〜Ｎ３の電位が低下することで、トランジスタＴＰ４１がオン、トランジスタＴＮ４１，ＴＮ４２がオフされる。このとき、トランジスタＴＰ４１は、第２の差動増幅回路１２の動作により、トランジスタＴＮ４１，ＴＮ４２に設定されたアイドリング電流を保つためのトランジスタＴＮ４１，ＴＮ４２への電流と、出力端子ＯＵＴから吐き出す電流とを合計した電流を生成するように制御される。

また、このようなプラス側の負荷電流の増大に伴って出力端子ＯＵＴと接続される入力端子−ＩＮの電位は上昇し、入力端子＋ＩＮと入力端子−ＩＮ（出力端子ＯＵＴ）との電位が等しくなるように動作する。つまり、主として制御されるトランジスタＴＰ４１のオン制御は、オフセット電圧に大きな影響を与える入力側のトランジスタＴＰ１１，ＴＰ１２のドレイン電圧をバランスさせ、後段のトランジスタＴＮ２１，ＴＮ２２のドレイン電圧をアンバランスとすることで行われる。

尚、トランジスタＴＰ２２とカレントミラー接続されたトランジスタＴＰ３３のドレイン電流、即ち差動対１３ｂ側へのバイアス電流はカレントミラー１２ｃにて生じる電流と同様に減少するため、上記のオフセット電圧へのトランジスタＴＮ４２の影響は小さいものとなっている。

これにより、プラス側の負荷電流印加時では、入力端子−ＩＮ，＋ＩＮ間の電位差、即ちオフセット電圧をゼロ付近に維持しながら、設定されたアイドリング電流を超えても線形的な電流の印加が可能となっている。

マイナス側（吸込み側）の負荷電流印加時には、入力端子−ＩＮ側の電位の上昇に伴ってノードＮ１〜Ｎ３の電位が上昇することで、トランジスタＴＰ４１がオフ、トランジスタＴＮ４１，ＴＮ４２がオンされる。このとき、トランジスタＴＮ４１，ＴＮ４２、特にトランジスタＴＮ４２は、第３の差動増幅回路１３の動作により、トランジスタＴＰ４１，ＴＮ４１に設定された各アイドリング電流の差分と、出力端子ＯＵＴから吸い込む電流とを合計した電流を生成するように制御される。

また、このようなマイナス側の負荷電流の増大に伴って出力端子ＯＵＴと接続される入力端子−ＩＮの電位は低下し、入力端子＋ＩＮと入力端子−ＩＮ（出力端子ＯＵＴ）との電位が等しくなるように動作する。つまり、主として制御されるトランジスタＴＮ４２のオン制御は、オフセット電圧に大きな影響を与える入力側のトランジスタＴＰ１１，ＴＰ１２のドレイン電圧をバランスさせ、後段のトランジスタＴＰ３１，ＴＰ３２のドレイン電圧をアンバランスとすることで行われる。この時のトランジスタＴＰ３３のドレイン電流、即ち差動対１３ｂ側へのバイアス電流はカレントミラー１２ｃにて生じる電流と同様に増大するため、上記のオフセット電圧へのトランジスタＴＮ４２の影響は大きくなっている。つまり、トランジスタＴＮ４２の電流量を多くすることでトランジスタＴＮ４１の電流変化が抑えられ、結果、オフセット電圧の変動が抑制される。

これにより、マイナス側の負荷電流印加時においても、入力端子−ＩＮ，＋ＩＮ間の電位差、即ちオフセット電圧をゼロ付近に維持しながら、設定されたアイドリング電流を超えても線形的な電流の印加が可能となっている。

従って、本実施形態のオペアンプ１０は、図２の実線にて示すようなオフセット電圧特性となる（同図の破線は図８に示すオフセット電圧特性）。尚、出力回路１４のアイドリング電流は、例えば１００μＡに設定されている（トランジスタＴＮ４１，ＴＮ４２の個々のアイドリング電流は５０μＡに設定）。同図２から、負荷電流がプラス側及びマイナス側のいずれに増大しても、オフセット電圧は略ゼロ付近で線形的に変化する。また、負荷電流がアイドリング電流を超えるように増大しても、オフセット電圧は同様に線形変化する。このように本実施形態のオペアンプ１０のオフセット電圧特性は良好なものとなっている。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）入力信号の入力に基づく入力端子−ＩＮ，＋ＩＮの電位差を増幅して出力する第１の差動増幅回路１１と、該回路１１の差動対１１ｂでの電位差を増幅して出力する第２の差動増幅回路１２と、該回路１２の差動対１２ｂでの電位差に基づいて動作する差動対１３ｂを含む第３の差動増幅回路１３を有している。プルアップ側のトランジスタＴＰ４１は第２の差動増幅回路１２の出力ノードＮ２の電位で動作し、プルダウン側のトランジスタＴＮ４１は第１の差動増幅回路１１の出力ノードＮ１の電位で動作し、同プルダウン側のトランジスタＴＮ４２は第３の差動増幅回路１３の出力ノードＮ３の電位で動作する。そして、プラス側の負荷電流印加時には、第１の差動増幅回路１１の差動対１１ｂのドレイン電圧をバランスさせつつ、第２の差動増幅回路１２の差動対１２ｂのドレイン電圧をアンバランスとしてプルアップ側のトランジスタＴＰ４１がオン制御され、出力端子ＯＵＴから吐き出すプラス側の負荷電流を増大させている。また、マイナス側の負荷電流印加時には、第１の差動増幅回路１１の差動対１１ｂのドレイン電圧をバランスさせつつ、第３の差動増幅回路１３の差動対１３ｂのドレイン電圧をアンバランスとしてプルダウン側のトランジスタＴＮ４２がオン制御され、出力端子ＯＵＴから吸い込むマイナス側の負荷電流を増大させている。つまり、第１の差動増幅回路１１の差動対１１ｂのドレイン電圧がバランスする、即ち図２に示すようにオフセット電圧をゼロ付近に維持しながら、アイドリング電流を超える範囲でも両極性の負荷電流印加を行うことができる。これにより、負荷電流を増大させてもアイドリング電流を低減でき、低消費電力とすることができる。また、負荷電流の範囲を狭めて使用することでアイドリング電流を低減でき、更なる低消費電力化を図ることができる。

（２）第３の差動増幅回路１３は、第２の差動増幅回路１２の差動対１２ｂでの電位差に基づいて動作する。これにより、差動対１３ｂのドレイン電圧の変化を大きくでき、トランジスタＴＮ４２を好適に動作させることができる。

（３）第３の差動増幅回路１３は、第２の差動増幅回路１２のカレントミラー１２ｃにて生じる電流と同様なバイアス電流を生じさせる電流調整部１３ａとしてトランジスタＴＰ３３を有している。自身の差動対１３ｂには、そのトランジスタＴＰ３３を介して電流が調整されて供給される。これにより、差動対１３ｂのドレイン電圧の変化をより大きくでき、トランジスタＴＮ４２をより好適に動作させることができる。

（第二実施形態）
以下、第二実施形態を図３及び図４に従って説明する。
図３に示すように、本実施形態のオペアンプ２０は、第一実施形態のオペアンプ１０と同様に第１〜第３の差動増幅回路１１〜１３と出力回路１４とを含み、第３の差動増幅回路１３における差動対１３ｂのトランジスタＴＰ３１，ＴＰ３２のゲートがそれぞれ入力端子＋ＩＮ，−ＩＮに接続されるものである。オペアンプ２０は、出力端子ＯＵＴと入力端子−ＩＮとを接続したボルテージフォロア接続される。

このように構成されたオペアンプ２０は、プラス側（吐出し側）の負荷電流印加時には、第一実施形態と同様に、第２の差動増幅回路１２の動作に基づいてトランジスタＴＰ４１がオン制御され、トランジスタＴＮ４１，ＴＮ４２に設定されたアイドリング電流を保つためのトランジスタＴＮ４１，ＴＮ４２への電流と、出力端子ＯＵＴから吐き出す電流とを合計した電流を生成するように制御される。

マイナス側（吸込み側）の負荷電流印加時には、第一実施形態と同様に、第３の差動増幅回路１３の動作に基づいてトランジスタＴＮ４２がオン制御され、トランジスタＴＰ４１，ＴＮ４１に設定された各アイドリング電流の差分と、出力端子ＯＵＴから吸い込む電流とを合計した電流を生成するように制御される。尚、本実施形態では、出力回路１４のアイドリング電流を例えば１００μＡに設定した場合、オペアンプ２０の回路の構成上、出力端子ＯＵＴから吸い込む電流が２００μＡまではトランジスタＴＰ４１，ＴＮ４１に設定された各アイドリング電流に対応可能となっている。

従って、本実施形態のオペアンプ１０は、図４の実線にて示すようなオフセット電圧特性となる（同図の破線は図８に示すオフセット電圧特性）。同図４から、負荷電流がプラス側及びマイナス側のいずれに増大しても、オフセット電圧は略ゼロ付近で線形的に変化する。また、負荷電流がアイドリング電流を超えるように増大したとき、プラス側ではオフセット電圧は同様に線形変化する。一方、マイナス側ではアイドリング電流の２倍の２００μＡまでは線形的に変化する。このように本実施形態のオペアンプ２０においても十分なオフセット電圧特性を有し、従来例と比べて負荷電流の範囲を増加することができる。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第３の差動増幅回路１３の差動対１３ｂは、入力端子−ＩＮ，＋ＩＮに入力される入力信号の電位差に基づいて動作する。このようにしても、図４に示すようにオフセット電圧をゼロ付近に維持しながら、アイドリング電流を超える範囲でも両極性の負荷電流印加を行うことができる。

尚、上記各実施の形態は、以下の態様で実施してもよい。
・上記各実施形態のオペアンプ１０，２０では、出力端子ＯＵＴと入力端子−ＩＮとを接続したボルテージフォロア接続するものであったが、出力端子からの出力を入力端子にフィードバックされる構成であれば、接続態様は限定されない。

・上記各実施形態では、トランジスタＴＰ３３及びトランジスタＴＰ４１のサイズをその他のトランジスタのサイズの２倍で形成したが、サイズは適宜変更してもよい。例えば、トランジスタＴＮ４２のサイズをトランジスタＴＮ４１より大きくしてもよく、この場合、トランジスタＴＮ４１，ＴＮ４２のサイズの合計と、トランジスタＴＰ４１のサイズとを等しくすることが望ましい。トランジスタＴＰ３３についても、トランジスタＴＰ２２（ＴＰ２１）と同じサイズ、若しくは３倍以上のサイズとしてもよい。

・上記各実施形態では、第２の差動増幅回路１２にてプルアップ側のトランジスタＴＰ４１を制御し、第３の差動増幅回路１３にてプルダウン側のトランジスタＴＮ４２を制御したが、プルアップ側とプルダウン側とを逆の構成にしてもよい。例えば、プルダウン側を１つのトランジスタとして第２の差動増幅回路１２にて制御し、プルアップ側を２つのトランジスタとし、その一方を第３の差動増幅回路１３にて制御してもよい。また、単純に電源ＶＤ，ＶＳ及び各トランジスタの極性を逆に構成してもよい。

・上記各実施形態に対し、第３の差動増幅回路１３の電流調整部１３ａを、一定のバイアス電流（例えば、第２の差動増幅回路１２の電流源１２ａと等しい電流）を差動対１３ｂに供給する電流源としてもよい。

上記各実施形態に関し、以下の付記を開示する。
（付記１）
２つの入力信号の電位差を増幅して第１及び第２の電圧信号を出力する第１の差動増幅回路と、
前記第１及び第２の電圧信号の電位差を増幅して第３の電圧信号を出力する第２の差動増幅回路と、
前記第１の電圧信号に応答する第１の出力トランジスタと、前記第３の電圧信号に応答する第２の出力トランジスタを有し、前記第１及び第２の出力トランジスタは互いに電位が異なる第１の電源と第２の電源との間に直列に接続され、前記第１の出力トランジスタと並列に接続された第３の出力トランジスタと、を含む出力回路と、
前記第３の出力トランジスタを前記第１の出力トランジスタと同相で制御する第３の差動増幅回路と、
を含むことを特徴とするオペアンプ。
（付記２）
前記第３の差動増幅回路は、前記第２の差動増幅回路のカレントミラーに流れる電流に応じたバイアス電流を差動対に供給する電流調整部を含むことを特徴とする付記１記載のオペアンプ。
（付記３）
前記電流調整部は、前記第２の差動増幅回路のカレントミラーに含まれるトランジスタとカレントミラー接続されて前記バイアス電流を流すトランジスタを含むことを特徴とする付記２記載のオペアンプ。
（付記４）
前記第２の差動増幅回路は、前記第１及び第２の電圧信号の電位差を増幅して前記第３の電圧信号と第４の電圧信号を出力し、
前記第３の差動増幅回路の差動対は、前記第３及び第４の電圧信号に基づいて前記第３の出力トランジスタを駆動することを特徴とする付記１〜３の何れか１項に記載のオペアンプ。
（付記５）
前記第３の差動増幅回路の差動対は、前記２つの入力信号の電位差に基づいて前記第３の出力トランジスタを駆動することを特徴とする付記１〜３の何れか１項に記載のオペアンプ。
（付記６）
前記第２の差動増幅回路は、前記第１及び第２の電圧信号を受ける差動対と、前記差動対に接続されたカレントミラーを含み、前記第１及び第２の電圧信号が一致するように、前記第２の出力トランジスタに流れる電流を制御することを特徴とする付記１〜５の何れか１項に記載のオペアンプ。

１１ 第１の差動増幅回路
１２ 第２の差動増幅回路
１３ 第３の差動増幅回路
１４ 出力回路
１２ｃ カレントミラー
１３ａ 電流調整部
１３ｂ 差動対
ＶＤ，ＶＳ 電源（第１及び第２の電源）
ＴＰ２２ トランジスタ
ＴＰ３３ トランジスタ
ＴＰ４１ プルアップ側のトランジスタ（第２の出力トランジスタ）
ＴＮ４１ プルダウン側のトランジスタ（第１の出力トランジスタ）
ＴＮ４２ プルダウン側のトランジスタ（第３の出力トランジスタ）

Claims (4)

1. ２つの入力信号の電位差を増幅して第１及び第２の電圧信号を出力する第１の差動増幅回路と、
   前記第１及び第２の電圧信号の電位差を増幅して第３の電圧信号を出力する第２の差動増幅回路と、
   前記第１の電圧信号に応答する第１の出力トランジスタと、前記第３の電圧信号に応答する第２の出力トランジスタと、前記第１の出力トランジスタと並列に接続された第３の出力トランジスタとを有し、前記第１及び第２の出力トランジスタは互いに電位が異なる第１の電源と第２の電源との間に直列に接続された出力回路と、
   前記第３の出力トランジスタを前記第１の出力トランジスタと同相で制御する第３の差動増幅回路と、を含み、
   前記第３の差動増幅回路は、前記第２の差動増幅回路のカレントミラーに流れる電流に応じたバイアス電流を第３の差動増幅回路の差動対に供給する電流調整部を含むことを特徴とするオペアンプ。
2. 前記電流調整部は、前記第２の差動増幅回路のカレントミラーに含まれるトランジスタとカレントミラー接続されて前記バイアス電流を流すトランジスタを含むことを特徴とする請求項１に記載のオペアンプ。
3. 前記第２の差動増幅回路は、前記第１及び第２の電圧信号の電位差を増幅して前記第３の電圧信号と第４の電圧信号を出力し、
   前記第３の差動増幅回路の差動対は、前記第３及び第４の電圧信号に基づいて前記第３の出力トランジスタを駆動することを特徴とする請求項１又は２に記載のオペアンプ。
4. 前記第３の差動増幅回路の差動対は、前記２つの入力信号の電位差に基づいて前記第３の出力トランジスタを駆動することを特徴とする請求項１又は２に記載のオペアンプ。

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