JP3920427B2 - 差動増幅回路及びオペアンプ回路 - Google Patents
差動増幅回路及びオペアンプ回路 Download PDFInfo
- Publication number
- JP3920427B2 JP3920427B2 JP31816897A JP31816897A JP3920427B2 JP 3920427 B2 JP3920427 B2 JP 3920427B2 JP 31816897 A JP31816897 A JP 31816897A JP 31816897 A JP31816897 A JP 31816897A JP 3920427 B2 JP3920427 B2 JP 3920427B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- drain
- input
- transistors
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45744—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の属する技術分野】
この発明は、半導体集積回路装置に搭載される差動増幅回路に関するものである。
【0002】
半導体集積回路装置には、基本動作回路として差動増幅回路で構成されるコンパレータ回路及びオペアンプ回路が広く使用されている。半導体集積回路装置の高集積化及び低消費電力化にともない、これらの基本動作回路の諸特性の向上が益々必要となっている。
【0003】
【従来の技術】
MOSトランジスタで構成されるオペアンプ回路の第一の従来例を図3に示す。
【0004】
電流源1は、NチャネルMOSトランジスタTr1のドレインに定電流を供給する。前記トランジスタTr1のドレインはトランジスタTr1,Tr2のゲートに接続され、両トランジスタTr1,Tr2のソースはグランドGNDに接続される。
【0005】
PチャネルMOSトランジスタTr3,Tr4のソースは電源Vccに接続され、両トランジスタTr3,Tr4のゲートは互いに接続されるとともに、同トランジスタTr3のドレインに接続される。そして、トランジスタTr3のドレインが前記トランジスタTr2のドレインに接続される。
【0006】
従って、前記トランジスタTr1,Tr2によりカレントミラー回路が構成されるとともに、トランジスタTr3,Tr4によりカレントミラー回路が構成されて、同トランジスタTr4は定電流源として動作して、電流源1に流れる電流と等しいドレイン電流が流れる。
【0007】
前記トランジスタTr4のドレインは、PチャネルMOSトランジスタTr5,Tr6のソースに接続される。前記トランジスタTr5のドレインであるノードN1は、NチャネルMOSトランジスタTr7のドレインに接続され、同トランジスタTr7のソースはグランドGNDに接続される。
【0008】
前記トランジスタTr6のドレインは、NチャネルMOSトランジスタTr8のドレイン及びトランジスタTr7,Tr8のゲートに接続され、同トランジスタTr8のソースはグランドGNDに接続される。
【0009】
前記トランジスタTr5,Tr6のゲートには入力信号Vin1 ,Vin2 が入力される。従って、トランジスタTr5〜Tr8はトランジスタTr4から供給される定電流に基づいて活性化する差動入力回路を構成する。
【0010】
前記ノードN1は、NチャネルMOSトランジスタTr10 のゲートに接続され、同トランジスタTr10 のドレインはPチャネルMOSトランジスタTr9を介して電源Vccに接続され、ソースはグランドGNDに接続される。
【0011】
前記トランジスタTr9のゲートは、前記トランジスタTr3,Tr4のゲートに接続される。従って、トランジスタTr9はトランジスタTr3,Tr4と同一のドレイン電流をアイドリング電流として流す。
【0012】
前記トランジスタTr10 のドレインが出力端子Toに接続され、その出力端子Toから出力信号Vout が出力される。そして、出力信号Vout が前記入力信号Vin2 として前記トランジスタTr6のゲートに入力される。
【0013】
このように構成されたオペアンプ回路では、入力信号Vin1 が入力信号Vin2 すなわち出力信号Vout より高レベルとなると、ノードN1が低下して、トランジスタTr7のドレイン電流が減少する。すると、出力端子Toから出力される出力信号Vout の電圧レベルが上昇する。
【0014】
また、入力信号Vin1 が入力信号Vin2 より低レベルとなると、ノードN1の電位が上昇して、トランジスタTr7のドレイン電流が増大する。すると、出力端子Toから出力される出力信号Vout の電圧レベルが低下する。
【0015】
このような動作により、入力信号Vin1 と出力信号Vout の電圧レベルが一致するように動作する。
図4は、オペアンプ回路の第二の従来例を示す。このオペアンプ回路は、前記第一の従来例の構成に、NチャネルMOSトランジスタTr11 ,Tr14 及びPチャネルMOSトランジスタTr12 ,Tr13 ,Tr15 を加えたものであり、ノードN1の電位に基づいてトランジスタTr9から供給されるドレイン電流を制御する構成としたものである。
【0016】
ノードN1は、前記トランジスタTr11 のゲートに接続され、同トランジスタTr11 のソースはグランドGNDに接続される。前記トランジスタTr11 のドレインは、前記トランジスタTr12 のドレイン及びトランジスタTr12 ,Tr13 のゲートに接続される。前記トランジスタTr12 ,Tr13 のソースは電源Vccに接続される。
【0017】
従って、トランジスタTr12 ,Tr13 はカレントミラー回路を構成し、トランジスタTr11 に流れるドレイン電流と等しいドレイン電流がトランジスタTr12 ,Tr13 に流れる。
【0018】
前記トランジスタTr13 のドレインは、前記トランジスタTr14 のドレインに接続され、同トランジスタTr14 のソースはグランドGNDに接続され、ゲートは前記トランジスタTr1,Tr2のゲートに接続される。従って、トランジスタTr14 のドレイン電流はトランジスタTr1,Tr2のドレイン電流と同一の定電流となる。
【0019】
前記トランジスタTr14 のドレインは、前記トランジスタTr15 のドレイン及びトランジスタTr15 ,Tr9のゲートに接続され、同トランジスタTr15 のソースは電源Vccに接続される。
【0020】
このように構成されたオペアンプ回路では、入力信号Vin1 が同Vin2 より高レベルとなってノードN1の電位が低下すると、トランジスタTr10 のドレイン電流が減少する。
【0021】
このとき、トランジスタTr11 のドレイン電流が減少して、トランジスタTr12 ,Tr13 のドレイン電流が減少することから、トランジスタTr15 のドレイン電流が増大する。従って、トランジスタTr9のドレイン電流が増大し、出力信号Vout の電圧レベルが上昇する。
【0022】
また、入力信号Vin1 が同Vin2 より低レベルとなってノードN1の電位が上昇すると、トランジスタTr10 のドレイン電流が増大する。
このとき、トランジスタTr11 のドレイン電流が増大して、トランジスタTr12 ,Tr13 のドレイン電流が増大することから、トランジスタTr15 のドレイン電流が減少する。従って、トランジスタTr9のドレイン電流が減少し、出力信号Vout の電圧レベルが低下する。
【0023】
このようにして、ノードN1の電位の変化に基づいて、トランジスタTr7,Tr10 がプッシュプル動作し、入力信号Vin1 と出力信号Vout の電圧レベルが一致するように動作する。そして、負荷に応じてトランジスタTr9,Tr10 のドレイン電流が制御されて、動作速度の高速化及び消費電力の低減が図られる。
【0024】
【発明が解決しようとする課題】
上記のような入力差動対を備えたオペアンプ回路では、差動対を構成するトランジスタのゲート・ソース間電圧Vgsの差により、入力信号Vin1 と出力信号Vout との間にオフセット電圧が発生する。
【0025】
ゲート・ソース間電圧Vgsの差は、トランジスタのサイズが同一であれば、そのドレイン・ソース間電圧Vds及びドレイン電流の差によって発生する。
上記オペアンプ回路では、トランジスタTr6のドレイン電圧はトランジスタTr8のゲート・ソース間電圧で決定される。このトランジスタTr8のゲート・ソース間電圧は、トランジスタTr4からトランジスタTr5,Tr6に分配される電流値によって決定され、その電流値は「0」からトランジスタTr4のドレイン電流までの範囲で変動する。
【0026】
一方、トランジスタTr5のドレイン電圧は、出力トランジスタTr10 のゲート・ソース間電圧で決定される。出力トランジスタTr10 のゲート・ソース間電圧は、同トランジスタTr10 のドレイン電圧及びドレイン電流に基づいて決定される。
【0027】
そして、トランジスタTr10 のドレイン電圧、すなわち出力電圧は電源VccとグランドGNDとの間で大きく変動し、トランジスタTr10 のドレイン電流も出力端子To に接続される負荷により、「0」からトランジスタTr10 の最大ドレイン電流までの範囲内で大きく変動する。
【0028】
すると、入力差動対を構成するトランジスタTr5,Tr6のドレイン電圧の決定要素には互いに相関関係がなく、同トランジスタTr5,Tr6のドレイン・ソース間電圧に差が生じ、ドレイン電流に差が生じ、ゲート・ソース間電圧に差が生じる。
【0029】
従って、入力信号Vin1 と出力信号Vout との間にオフセット電圧が生じるという問題点がある。
また、トランジスタTr8とトランジスタTr10 のゲート・ソース間電圧が等しくなるように負荷条件を調整すれば、オフセット電圧を解消可能であるが、実使用時には、負荷変動を所定の条件内に納めることは困難であり、オフセット電圧を解消することはできない。
【0030】
また、オフセット電圧は入力信号の変動に対し一定ではないので、入力信号がリニアに変動しても、出力信号がリニアには追従しない。従って、リニアな入出力特性を得ることができないという問題点がある。
【0031】
この発明の目的は、入出力間オフセット電圧の発生を抑制し、リニアな入出力特性を備えた差動増幅回路を提供することにある。
【0032】
【課題を解決するための手段】
図1は、請求項1の原理説明図である。すなわち、差動入力回路2は、第一及び第二の入力トランジスタTr5, Tr6に入力される入力信号Vin1 ,Vin2 の電位差を増幅して出力する。出力端子To に第一及び第二の出力トランジスタTr26 ,Tr27 が接続される。前記第一及び第二の入力トランジスタTr5, Tr6のドレイン電圧に基づいて、前記第一及び第二の出力トランジスタTr26 ,Tr27 を動作させて、前記出力端子電圧Vout を引き上げるプルアップ動作と、前記出力端子電圧Vout を引き下げるプルダウン動作とが行われる。前記第一の入力トランジスタTr5のドレインが前記第二の出力トランジスタTr27 のゲートに接続される。差電圧検出回路3は、前記第一及び第二の入力トランジスタTr5, Tr6のドレイン電圧の差に基づいて、前記第一の出力トランジスタTr26 のドレイン電流を制御して、第一及び第二の入力トランジスタTr5, Tr6のドレイン電圧を一致させるように動作する。
【0033】
請求項2では、前記差電圧検出回路は、前記第一及び第二の入力トランジスタのドレインの電位差を増幅して出力する差動増幅回路で構成される。
請求項3では、前記第一の出力トランジスタは前記プルアップ動作を行うとともに、前記第二の出力トランジスタは前記プルダウン動作を行う構成とし、前記差電圧検出回路は、前記第一の入力トランジスタのドレイン電圧が第二の入力トランジスタのドレイン電圧より高いとき、第一の出力トランジスタドレイン電流を減少させ、前記第一の入力トランジスタのドレイン電圧が第二の入力トランジスタのドレイン電圧より低いとき、第一の出力トランジスタのドレイン電流を増大させるように動作する。
【0034】
請求項4では、前記差電圧検出回路は、前記第一の出力トランジスタのドレイン電流に基づいて前記第二の出力トランジスタのドレイン電流を制御して、該第二の出力トランジスタのゲート・ソース間電圧を制御することにより、前記入力トランジスタのドレイン電位を一致させる。
【0035】
請求項5では、請求項1乃至4のいずれかに記載の差動増幅回路の出力端子電圧が、前記第一及び第二の入力トランジスタのいずれかに入力されて、オペアンプ回路が構成される。
【0036】
請求項6では、差動入力回路は、第一及び第二の入力トランジスタに入力される入力信号の電位差を増幅して出力する。出力端子に第一及び第二の出力トランジスタが接続される。前記第一及び第二の入力トランジスタのドレイン電流に基づいて、前記第一及び第二の出力トランジスタが動作して、前記出力端子電圧を引き上げるプルアップ動作と、前記出力端子電圧を引き下げるプルダウン動作とが行われる。前記第一の入力トランジスタのドレインが前記第二の出力トランジスタのゲートに接続される。差電流検出回路は、前記第一及び第二の入力トランジスタのドレイン電流の差に基づいて、前記第一の出力トランジスタのドレイン電流を制御して、第一及び第二の入力トランジスタのドレイン電流を一致させるように動作する。
【0037】
(作用)
請求項1では、第一及び第二の入力トランジスタTr5,Tr6のドレイン電圧に差が生じると、差電圧検出回路3により第一及び第二の入力トランジスタTr5,Tr6のドレイン電圧が一致するように第一の出力トランジスタTr26 のドレイン電流が制御される。
【0038】
請求項2では、差動増幅回路で構成される差電圧検出回路の動作により、第一及び第二の入力トランジスタのドレイン電圧が一致するように第一の出力トランジスタのドレイン電流が制御される。
【0039】
請求項3では、第一の入力トランジスタのドレイン電圧が第二の入力トランジスタのドレイン電圧より高いとき、第一の出力トランジスタのゲート電圧が上昇してドレイン電流が減少することにより、第一の入力トランジスタのドレイン電位が低下し、前記第一の入力トランジスタのドレイン電圧が第二の入力トランジスタのドレイン電圧より低いとき、第一の出力トランジスタのゲート電圧が低下してドレイン電流が増大することにより、第一の入力トランジスタのドレイン電圧が上昇する。
【0040】
請求項4では、第一の入力トランジスタのドレイン電圧が第二の入力トランジスタのドレイン電圧より高いとき、第一の出力トランジスタのドレイン電流が減少して第二の出力トランジスタのゲート・ソース間電圧が低下することにより、第一の入力トランジスタのドレイン電圧が低下し、前記第一の入力トランジスタのドレイン電圧が第二の入力トランジスタのドレイン電圧より低いとき、第一の出力トランジスタのドレイン電流が増大して第二の出力トランジスタのゲート・ソース間電圧が上昇することにより、第一の入力トランジスタのドレイン電圧が上昇する。
【0041】
請求項5では、出力端子電圧が第一及び第二の入力トランジスタのいずれかに入力されて、オペアンプ回路が構成される。
請求項6では、第一及び第二の入力トランジスタのドレイン電流に差が生じると、差電流検出回路により第一及び第二の入力トランジスタのドレイン電流が一致するように第一の出力トランジスタのドレイン電流が制御される。
【0042】
【発明の実施の形態】
図2は、この発明を具体化した一実施の形態のオペアンプ回路を示す。トランジスタTr1〜Tr8で構成される差動入力回路は前記従来例と同一構成である。
【0043】
前記トランジスタTr5,Tr7のドレインであるノードN2は、NチャネルMOSトランジスタTr21 のゲートに接続され、前記トランジスタTr6,Tr8のドレインであるノードN3は、NチャネルMOSトランジスタTr22 のゲートに接続される。
【0044】
前記トランジスタTr21 ,Tr22 のソースは、NチャネルMOSトランジスタTr25 を介してグランドGNDに接続され、同トランジスタTr25 のゲートは前記トランジスタTr1,Tr2のゲートに接続される。従って、トランジスタTr25 はトランジスタTr1,Tr2と同一のドレイン電流を流す定電流源として動作する。
【0045】
PチャネルMOSトランジスタTr23 ,Tr24 のソースは、電源Vccに接続され、ゲートは互いに接続されるとともに、同トランジスタTr23 のドレインに接続される。そして、トランジスタTr23 のドレインが前記トランジスタTr21 のドレインに接続され、トランジスタTr24 のドレインがトランジスタTr22 のドレインに接続される。
【0046】
従って、トランジスタTr21 〜Tr25 により差動増幅回路が構成され、この差動増幅回路は、ノードN2,N3の差電圧を検出する差電圧検出回路として動作する。そして、ノードN2の電位がノードN3の電位より高くなると、前記トランジスタTr22 ,Tr24 のドレインであるノードN4の電位が上昇し、ノードN2の電位がノードN3の電位より低くなると、前記トランジスタTr22 ,Tr24 のドレインであるノードN4の電位が低下する。
【0047】
前記トランジスタTr22 ,Tr24 のドレインであるノードN4は、PチャネルMOSトランジスタで構成されるプルアップ側の出力トランジスタTr26 のゲートに接続され、同トランジスタTr26 のソースは電源Vccに接続され、ドレインは出力端子To に接続される。
【0048】
前記ノードN2は、NチャネルMOSトランジスタで構成されるプルダウン側の出力トランジスタTr27 のゲートに接続され、同トランジスタTr27 のドレインは出力端子To に接続され、ソースはグランドGNDに接続される。
【0049】
次に、上記のように構成されたオペアンプ回路の動作を説明する。
出力信号Vout が入力信号Vin1 の電圧レベルに収束している状態から、入力信号Vin1 の電圧レベルが上昇すると、トランジスタTr5のドレイン電流が減少して、トランジスタTr6のドレイン電流より小さくなる。すると、ノードN2の電圧レベルが低下し、トランジスタTr27 はオフされる。
【0050】
このとき、ノードN3の電位はノードN2の電位より高くなり、差電圧検出回路の動作に基づいてノードN4の電位が低下し、出力トランジスタTr26 がオンされる。この結果、出力信号Vout の電圧レベルが上昇する。
【0051】
出力信号Vout が入力信号Vin1 の電圧レベルに収束している状態から、入力信号Vin1 の電圧レベルが低下すると、トランジスタTr5のドレイン電流が増大して、トランジスタTr6のドレイン電流より大きくなる。すると、ノードN2の電圧レベルが上昇し、トランジスタTr27 はオンされる。
【0052】
このとき、ノードN3の電位はノードN2の電位より低くなり、差電圧検出回路の動作に基づいてノードN4の電位が上昇し、出力トランジスタTr26 がオフされる。この結果、出力信号Vout の電圧レベルが低下する。
【0053】
出力信号Vout が入力信号Vin1 の電圧レベルに収束している状態で、トランジスタTr5,Tr6のドレイン電位、すなわちノードN2,N3に電位差が生じていると、差電圧検出回路の動作によりその電位差が解消される。
【0054】
ノードN2の電位がノードN3の電位より高い場合には、ノードN4の電位が上昇して、トランジスタTr26 からトランジスタTr27 に供給されるドレイン電流が減少する。すると、トランジスタTr27 のドレイン電流が減少して、同トランジスタTr27 のゲート・ソース間電圧が低下する。この結果、ノードN2の電位が低下する。
【0055】
ノードN2の電位がノードN3の電位より低い場合には、ノードN4の電位が低下して、トランジスタTr26 からトランジスタTr27 に供給されるドレイン電流が増大する。すると、トランジスタTr27 のドレイン電流が増大して、同トランジスタTr27 のゲート・ソース間電圧が上昇する。この結果、ノードN2の電位が上昇する。
【0056】
このような動作により、ノードN2,N3の電位は同一電位に収束する。すると、トランジスタTr5,Tr6のドレイン電位が同一となることから、トランジスタTr5,Tr6のソース・ドレイン間電圧及びドレイン電流が同一となる。この結果、トランジスタTr5,Tr6のゲート・ソース間電圧が同一とすることができるので、入力信号Vin1 と出力信号Vout とのオフセット電圧を解消することができる。また、オフセット電圧の解消によりリニアな入出力特性を得ることができる。
【0057】
なお、本発明は次に示す形態で実施することもできる。
○トランジスタTr5,Tr6のドレイン電流の差を差電流検出回路で検出し、その差電流検出回路の出力信号に基づいて、出力トランジスタTr26 のドレイン電流を制御する。
○入力信号Vin1 , Vin2 が入力される差動入力回路を、入力トランジスタがNチャネルMOSトランジスタで構成される差動回路とすること。
○差電圧検出回路でプルダウン側の出力トランジスタのドレイン電流を制御して、プルアップ側の出力トランジスタのゲート・ソース間電圧を制御することにより、入力トランジスタのドレイン電圧を一致させるようにすること。
○プルアップ側及びプルダウン側出力トランジスタをともにNチャネルMOSトランジスタで構成し、プルアップ側及びプルダウン側出力トランジスタの一方の出力トランジスタのドレイン電流を差電圧検出回路で制御して、他方の出力トランジスタのゲート・ソース間電圧を制御することにより、入力トランジスタのドレイン電圧を一致させるようにすること。
【0058】
【発明の効果】
以上詳述したように、この発明は入出力間オフセット電圧の発生を抑制し、リニアな入出力特性を備えた差動増幅回路を提供することができる。
【図面の簡単な説明】
【図1】 本発明の原理説明図である。
【図2】 一実施の形態を示す回路図である。
【図3】 第一の従来例を示す回路図である。
【図4】 第二の従来例を示す回路図である。
【符号の説明】
2 差動入力回路
3 差電圧検出回路
Tr5,Tr6 第一及び第二の入力トランジスタ
Vin1 ,Vin2 入力信号
To 出力端子
Tr26 第一の出力トランジスタ
Tr27 第二の出力トランジスタ
Vout 出力端子電圧
Claims (6)
- 第一及び第二の入力トランジスタを備え出力端子電圧を前記第一及び第二の入力トランジスタのいずれかに入力したオペアンプ回路に用いられる差動増幅回路であって、
前記第一及び第二の入力トランジスタに入力される入力信号の電位差を増幅して出力する差動入力回路を備え、
出力端子に第一及び第二の出力トランジスタを接続し、
前記第一及び第二の入力トランジスタのドレイン電圧に基づいて、前記第一及び第二の出力トランジスタを動作させて、前記出力端子電圧を引き上げるプルアップ動作と、前記出力端子電圧を引き下げるプルダウン動作とを行う差動増幅回路において、
前記第一の入力トランジスタのドレインを前記第二の出力トランジスタのゲートに接続し、
前記第一及び第二の入力トランジスタのドレイン電圧の差に基づいて、前記第一の出力トランジスタのドレイン電流を制御して、第一及び第二の入力トランジスタのドレイン電圧を一致させるように動作する差電圧検出回路を備えたことを特徴とする差動増幅回路。 - 前記差電圧検出回路は、前記第一及び第二の入力トランジスタのドレインの電位差を増幅して出力する差動増幅回路で構成したことを特徴とする請求項1記載の差動増幅回路。
- 前記第一の出力トランジスタは前記プルアップ動作を行うとともに、前記第二の出力トランジスタは前記プルダウン動作を行う構成とし、前記差電圧検出回路は、前記第一の入力トランジスタのドレイン電圧が第二の入力トランジスタのドレイン電圧より高いとき、第一の出力トランジスタドレイン電流を減少させ、前記第一の入力トランジスタのドレイン電圧が第二の入力トランジスタのドレイン電圧より低いとき、第一の出力トランジスタのドレイン電流を増大させるように動作することを特徴とする請求項1乃至2のいずれかに記載の差動増幅回路。
- 前記差電圧検出回路は、前記第一の出力トランジスタのドレイン電流に基づいて前記第二の出力トランジスタのドレイン電流を制御して、該第二の出力トランジスタのゲート・ソース間電圧を制御することにより、前記入力トランジスタのドレイン電位を一致させることを特徴とする請求項3記載の差動増幅回路。
- 請求項1乃至4のいずれかに記載の差動増幅回路の出力端子電圧を、前記第一及び第二の入力トランジスタのいずれかに入力したことを特徴とするオペアンプ回路。
- 第一及び第二の入力トランジスタを備え出力端子電圧を前記第一及び第二の入力トランジスタのいずれかに入力したオペアンプ回路に用いられる差動増幅回路であって、
前記第一及び第二の入力トランジスタに入力される入力信号の電位差を増幅して出力する差動入力回路を備え、
出力端子に第一及び第二の出力トランジスタを接続し、
前記第一及び第二の入力トランジスタのドレイン電流に基づいて、前記第一及び第二の出力トランジスタを動作させて、前記出力端子電圧を引き上げるプルアップ動作と、前記出力端子電圧を引き下げるプルダウン動作とを行う差動増幅回路において、
前記第一の入力トランジスタのドレインを前記第二の出力トランジスタのゲートに接続し、
前記第一及び第二の入力トランジスタのドレイン電流の差に基づいて、前記第一の出力トランジスタのドレイン電流を制御して、第一及び第二の入力トランジスタのドレイン電流を一致させるように動作する差電流検出回路を備えたことを特徴とする差動増幅回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31816897A JP3920427B2 (ja) | 1997-11-19 | 1997-11-19 | 差動増幅回路及びオペアンプ回路 |
US09/060,979 US5999054A (en) | 1997-11-19 | 1998-04-16 | Differential amplifier circuit |
FR9807160A FR2771227B1 (fr) | 1997-11-19 | 1998-06-08 | Amplificateur differentiel integre a reponse lineaire |
KR1019980028342A KR100313821B1 (ko) | 1997-11-19 | 1998-07-14 | 차동증폭회로및op앰프회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31816897A JP3920427B2 (ja) | 1997-11-19 | 1997-11-19 | 差動増幅回路及びオペアンプ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11154832A JPH11154832A (ja) | 1999-06-08 |
JP3920427B2 true JP3920427B2 (ja) | 2007-05-30 |
Family
ID=18096240
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31816897A Expired - Fee Related JP3920427B2 (ja) | 1997-11-19 | 1997-11-19 | 差動増幅回路及びオペアンプ回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5999054A (ja) |
JP (1) | JP3920427B2 (ja) |
KR (1) | KR100313821B1 (ja) |
FR (1) | FR2771227B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101651447A (zh) * | 2008-08-14 | 2010-02-17 | 意法半导体(格勒诺布尔)公司 | 放大电路 |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000151291A (ja) * | 1998-11-12 | 2000-05-30 | Fujitsu Ltd | 演算増幅器 |
ITMI991371A1 (it) * | 1999-06-18 | 2000-12-18 | Ericsson Telefon Ab L M | Amplificatore di architettura perfezionata ad alta precisione elevatavelocita' e basso consumo di potenza |
US6489847B1 (en) * | 2000-01-28 | 2002-12-03 | Telefonaktiebolaget Lm Ericsson | Low distoration driving amplifier for integrated filters |
JP2001292041A (ja) * | 2000-04-07 | 2001-10-19 | Fujitsu Ltd | オペアンプおよびそのオフセットキャンセル回路 |
JP2001326542A (ja) * | 2000-05-16 | 2001-11-22 | Texas Instr Japan Ltd | 増幅器 |
JP4319339B2 (ja) * | 2000-08-30 | 2009-08-26 | 株式会社ルネサステクノロジ | 半導体装置 |
US7279909B1 (en) * | 2006-04-20 | 2007-10-09 | Honeywell International Inc. | Signal coincidence detection circuit |
US7649781B2 (en) * | 2006-05-17 | 2010-01-19 | Freescale Semiconductor, Inc. | Bit cell reference device and methods thereof |
JP2008017566A (ja) * | 2006-07-04 | 2008-01-24 | Oki Electric Ind Co Ltd | 電源発生回路 |
JP2009177247A (ja) * | 2008-01-21 | 2009-08-06 | Mitsumi Electric Co Ltd | コンパレータ |
US7750735B1 (en) * | 2008-07-11 | 2010-07-06 | Suvolta, Inc. | Voltage-level translator |
JP5412968B2 (ja) | 2009-06-09 | 2014-02-12 | 富士通セミコンダクター株式会社 | オペアンプ |
JP5482563B2 (ja) * | 2010-08-17 | 2014-05-07 | 富士通セミコンダクター株式会社 | オペアンプ |
JP6571518B2 (ja) * | 2015-12-24 | 2019-09-04 | エイブリック株式会社 | 差動増幅回路 |
FR3096466B1 (fr) * | 2019-05-20 | 2021-10-22 | St Microelectronics Rousset | Dispositif comprenant un circuit de démarrage |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4410857A (en) * | 1981-04-28 | 1983-10-18 | Rca Corporation | Operational amplifier with feed-forward compensation circuit |
JPS58111415A (ja) * | 1981-12-24 | 1983-07-02 | Fujitsu Ltd | 差動増幅器のオフセツトキヤンセル回路 |
US4897612A (en) * | 1988-05-09 | 1990-01-30 | National Semiconductor Corporation | Operational transconductance amplifier with improved current source capability |
JP3360501B2 (ja) * | 1995-09-20 | 2002-12-24 | 三菱電機株式会社 | 増幅回路及び携帯電話用半導体集積回路装置 |
-
1997
- 1997-11-19 JP JP31816897A patent/JP3920427B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-16 US US09/060,979 patent/US5999054A/en not_active Expired - Lifetime
- 1998-06-08 FR FR9807160A patent/FR2771227B1/fr not_active Expired - Fee Related
- 1998-07-14 KR KR1019980028342A patent/KR100313821B1/ko not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101651447A (zh) * | 2008-08-14 | 2010-02-17 | 意法半导体(格勒诺布尔)公司 | 放大电路 |
CN101651447B (zh) * | 2008-08-14 | 2016-01-20 | 意法半导体(格勒诺布尔)公司 | 放大电路 |
Also Published As
Publication number | Publication date |
---|---|
FR2771227A1 (fr) | 1999-05-21 |
KR100313821B1 (ko) | 2001-12-28 |
FR2771227B1 (fr) | 2002-11-01 |
KR19990044770A (ko) | 1999-06-25 |
JPH11154832A (ja) | 1999-06-08 |
US5999054A (en) | 1999-12-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5990742A (en) | Differential amplifier circuit | |
JP3920427B2 (ja) | 差動増幅回路及びオペアンプ回路 | |
JP2004297462A (ja) | 差動増幅器 | |
EP1758251B1 (en) | Level shift circuit and semiconductor device | |
EP1708365A1 (en) | Voltage tolerant input circuit | |
JP4070533B2 (ja) | 半導体集積回路装置 | |
US6327190B1 (en) | Complementary differential input buffer for a semiconductor memory device | |
US6777985B2 (en) | Input/output buffer having reduced skew and methods of operation | |
JP5412968B2 (ja) | オペアンプ | |
JP4109998B2 (ja) | スイッチングポイント感知回路及びそれを用いた半導体装置 | |
US6373297B1 (en) | Input buffer capable of achieving quick response | |
JP3673479B2 (ja) | ボルテージレギュレータ | |
JP4724670B2 (ja) | 半導体集積回路装置 | |
JP2008289066A (ja) | 低電圧ボルテージフォロワ回路 | |
JP4713560B2 (ja) | 差動増幅回路 | |
JP4658838B2 (ja) | 基準電位発生回路 | |
US20050285637A1 (en) | CMOS LvPECL driver with output level control | |
US6469548B1 (en) | Output buffer crossing point compensation | |
JP3385100B2 (ja) | 演算増幅器 | |
JP2001229676A (ja) | 集積回路 | |
JP3052039B2 (ja) | 入力アンプ回路 | |
JP3881401B2 (ja) | ダイナミック・レンジの広い演算増幅器の方法および装置 | |
US5773992A (en) | Output buffer circuit capable of supressing ringing | |
JP3443382B2 (ja) | 増幅回路 | |
JP2002185269A (ja) | バッファアンプ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041109 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050830 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061116 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061121 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20061122 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070117 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070213 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070215 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100223 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110223 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110223 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110223 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120223 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130223 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140223 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |