JP3920427B2 - 差動増幅回路及びオペアンプ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に搭載される差動増幅回路に関するものである。
【０００２】
半導体集積回路装置には、基本動作回路として差動増幅回路で構成されるコンパレータ回路及びオペアンプ回路が広く使用されている。半導体集積回路装置の高集積化及び低消費電力化にともない、これらの基本動作回路の諸特性の向上が益々必要となっている。
【０００３】
【従来の技術】
ＭＯＳトランジスタで構成されるオペアンプ回路の第一の従来例を図３に示す。
【０００４】
電流源１は、ＮチャネルＭＯＳトランジスタＴr1のドレインに定電流を供給する。前記トランジスタＴr1のドレインはトランジスタＴr1，Ｔr2のゲートに接続され、両トランジスタＴr1，Ｔr2のソースはグランドＧＮＤに接続される。
【０００５】
ＰチャネルＭＯＳトランジスタＴr3，Ｔr4のソースは電源Ｖccに接続され、両トランジスタＴr3，Ｔr4のゲートは互いに接続されるとともに、同トランジスタＴr3のドレインに接続される。そして、トランジスタＴr3のドレインが前記トランジスタＴr2のドレインに接続される。
【０００６】
従って、前記トランジスタＴr1，Ｔr2によりカレントミラー回路が構成されるとともに、トランジスタＴr3，Ｔr4によりカレントミラー回路が構成されて、同トランジスタＴr4は定電流源として動作して、電流源１に流れる電流と等しいドレイン電流が流れる。
【０００７】
前記トランジスタＴr4のドレインは、ＰチャネルＭＯＳトランジスタＴr5，Ｔr6のソースに接続される。前記トランジスタＴr5のドレインであるノードＮ１は、ＮチャネルＭＯＳトランジスタＴr7のドレインに接続され、同トランジスタＴr7のソースはグランドＧＮＤに接続される。
【０００８】
前記トランジスタＴr6のドレインは、ＮチャネルＭＯＳトランジスタＴr8のドレイン及びトランジスタＴr7，Ｔr8のゲートに接続され、同トランジスタＴr8のソースはグランドＧＮＤに接続される。
【０００９】
前記トランジスタＴr5，Ｔr6のゲートには入力信号Ｖin1 ，Ｖin2 が入力される。従って、トランジスタＴr5〜Ｔr8はトランジスタＴr4から供給される定電流に基づいて活性化する差動入力回路を構成する。
【００１０】
前記ノードＮ１は、ＮチャネルＭＯＳトランジスタＴr10 のゲートに接続され、同トランジスタＴr10 のドレインはＰチャネルＭＯＳトランジスタＴr9を介して電源Ｖccに接続され、ソースはグランドＧＮＤに接続される。
【００１１】
前記トランジスタＴr9のゲートは、前記トランジスタＴr3，Ｔr4のゲートに接続される。従って、トランジスタＴr9はトランジスタＴr3，Ｔr4と同一のドレイン電流をアイドリング電流として流す。
【００１２】
前記トランジスタＴr10 のドレインが出力端子Ｔｏに接続され、その出力端子Ｔｏから出力信号Ｖout が出力される。そして、出力信号Ｖout が前記入力信号Ｖin2 として前記トランジスタＴr6のゲートに入力される。
【００１３】
このように構成されたオペアンプ回路では、入力信号Ｖin1 が入力信号Ｖin2 すなわち出力信号Ｖout より高レベルとなると、ノードＮ１が低下して、トランジスタＴr7のドレイン電流が減少する。すると、出力端子Ｔｏから出力される出力信号Ｖout の電圧レベルが上昇する。
【００１４】
また、入力信号Ｖin1 が入力信号Ｖin2 より低レベルとなると、ノードＮ１の電位が上昇して、トランジスタＴr7のドレイン電流が増大する。すると、出力端子Ｔｏから出力される出力信号Ｖout の電圧レベルが低下する。
【００１５】
このような動作により、入力信号Ｖin1 と出力信号Ｖout の電圧レベルが一致するように動作する。
図４は、オペアンプ回路の第二の従来例を示す。このオペアンプ回路は、前記第一の従来例の構成に、ＮチャネルＭＯＳトランジスタＴr11 ，Ｔr14 及びＰチャネルＭＯＳトランジスタＴr12 ，Ｔr13 ，Ｔr15 を加えたものであり、ノードＮ１の電位に基づいてトランジスタＴr9から供給されるドレイン電流を制御する構成としたものである。
【００１６】
ノードＮ１は、前記トランジスタＴr11 のゲートに接続され、同トランジスタＴr11 のソースはグランドＧＮＤに接続される。前記トランジスタＴr11 のドレインは、前記トランジスタＴr12 のドレイン及びトランジスタＴr12 ，Ｔr13 のゲートに接続される。前記トランジスタＴr12 ，Ｔr13 のソースは電源Ｖccに接続される。
【００１７】
従って、トランジスタＴr12 ，Ｔr13 はカレントミラー回路を構成し、トランジスタＴr11 に流れるドレイン電流と等しいドレイン電流がトランジスタＴr12 ，Ｔr13 に流れる。
【００１８】
前記トランジスタＴr13 のドレインは、前記トランジスタＴr14 のドレインに接続され、同トランジスタＴr14 のソースはグランドＧＮＤに接続され、ゲートは前記トランジスタＴr1，Ｔr2のゲートに接続される。従って、トランジスタＴr14 のドレイン電流はトランジスタＴr1，Ｔr2のドレイン電流と同一の定電流となる。
【００１９】
前記トランジスタＴr14 のドレインは、前記トランジスタＴr15 のドレイン及びトランジスタＴr15 ，Ｔr9のゲートに接続され、同トランジスタＴr15 のソースは電源Ｖccに接続される。
【００２０】
このように構成されたオペアンプ回路では、入力信号Ｖin1 が同Ｖin2 より高レベルとなってノードＮ１の電位が低下すると、トランジスタＴr10 のドレイン電流が減少する。
【００２１】
このとき、トランジスタＴr11 のドレイン電流が減少して、トランジスタＴr12 ，Ｔr13 のドレイン電流が減少することから、トランジスタＴr15 のドレイン電流が増大する。従って、トランジスタＴr9のドレイン電流が増大し、出力信号Ｖout の電圧レベルが上昇する。
【００２２】
また、入力信号Ｖin1 が同Ｖin2 より低レベルとなってノードＮ１の電位が上昇すると、トランジスタＴr10 のドレイン電流が増大する。
このとき、トランジスタＴr11 のドレイン電流が増大して、トランジスタＴr12 ，Ｔr13 のドレイン電流が増大することから、トランジスタＴr15 のドレイン電流が減少する。従って、トランジスタＴr9のドレイン電流が減少し、出力信号Ｖout の電圧レベルが低下する。
【００２３】
このようにして、ノードＮ１の電位の変化に基づいて、トランジスタＴr7，Ｔr10 がプッシュプル動作し、入力信号Ｖin1 と出力信号Ｖout の電圧レベルが一致するように動作する。そして、負荷に応じてトランジスタＴr9，Ｔr10 のドレイン電流が制御されて、動作速度の高速化及び消費電力の低減が図られる。
【００２４】
【発明が解決しようとする課題】
上記のような入力差動対を備えたオペアンプ回路では、差動対を構成するトランジスタのゲート・ソース間電圧Ｖgsの差により、入力信号Ｖin1 と出力信号Ｖout との間にオフセット電圧が発生する。
【００２５】
ゲート・ソース間電圧Ｖgsの差は、トランジスタのサイズが同一であれば、そのドレイン・ソース間電圧Ｖds及びドレイン電流の差によって発生する。
上記オペアンプ回路では、トランジスタＴr6のドレイン電圧はトランジスタＴr8のゲート・ソース間電圧で決定される。このトランジスタＴr8のゲート・ソース間電圧は、トランジスタＴr4からトランジスタＴr5，Ｔr6に分配される電流値によって決定され、その電流値は「０」からトランジスタＴr4のドレイン電流までの範囲で変動する。
【００２６】
一方、トランジスタＴr5のドレイン電圧は、出力トランジスタＴr10 のゲート・ソース間電圧で決定される。出力トランジスタＴr10 のゲート・ソース間電圧は、同トランジスタＴr10 のドレイン電圧及びドレイン電流に基づいて決定される。
【００２７】
そして、トランジスタＴr10 のドレイン電圧、すなわち出力電圧は電源ＶccとグランドＧＮＤとの間で大きく変動し、トランジスタＴr10 のドレイン電流も出力端子Ｔo に接続される負荷により、「０」からトランジスタＴr10 の最大ドレイン電流までの範囲内で大きく変動する。
【００２８】
すると、入力差動対を構成するトランジスタＴr5，Ｔr6のドレイン電圧の決定要素には互いに相関関係がなく、同トランジスタＴr5，Ｔr6のドレイン・ソース間電圧に差が生じ、ドレイン電流に差が生じ、ゲート・ソース間電圧に差が生じる。
【００２９】
従って、入力信号Ｖin1 と出力信号Ｖout との間にオフセット電圧が生じるという問題点がある。
また、トランジスタＴr8とトランジスタＴr10 のゲート・ソース間電圧が等しくなるように負荷条件を調整すれば、オフセット電圧を解消可能であるが、実使用時には、負荷変動を所定の条件内に納めることは困難であり、オフセット電圧を解消することはできない。
【００３０】
また、オフセット電圧は入力信号の変動に対し一定ではないので、入力信号がリニアに変動しても、出力信号がリニアには追従しない。従って、リニアな入出力特性を得ることができないという問題点がある。
【００３１】
この発明の目的は、入出力間オフセット電圧の発生を抑制し、リニアな入出力特性を備えた差動増幅回路を提供することにある。
【００３２】
【課題を解決するための手段】
図１は、請求項１の原理説明図である。すなわち、差動入力回路２は、第一及び第二の入力トランジスタＴr5, Ｔr6に入力される入力信号Ｖin1 ，Ｖin2 の電位差を増幅して出力する。出力端子Ｔo に第一及び第二の出力トランジスタＴr26 ，Ｔr27 が接続される。前記第一及び第二の入力トランジスタＴr5, Ｔr6のドレイン電圧に基づいて、前記第一及び第二の出力トランジスタＴr26 ，Ｔr27 を動作させて、前記出力端子電圧Ｖout を引き上げるプルアップ動作と、前記出力端子電圧Ｖout を引き下げるプルダウン動作とが行われる。前記第一の入力トランジスタＴr5のドレインが前記第二の出力トランジスタＴr27 のゲートに接続される。差電圧検出回路３は、前記第一及び第二の入力トランジスタＴr5, Ｔr6のドレイン電圧の差に基づいて、前記第一の出力トランジスタＴr26 のドレイン電流を制御して、第一及び第二の入力トランジスタＴr5, Ｔr6のドレイン電圧を一致させるように動作する。
【００３３】
請求項２では、前記差電圧検出回路は、前記第一及び第二の入力トランジスタのドレインの電位差を増幅して出力する差動増幅回路で構成される。
請求項３では、前記第一の出力トランジスタは前記プルアップ動作を行うとともに、前記第二の出力トランジスタは前記プルダウン動作を行う構成とし、前記差電圧検出回路は、前記第一の入力トランジスタのドレイン電圧が第二の入力トランジスタのドレイン電圧より高いとき、第一の出力トランジスタドレイン電流を減少させ、前記第一の入力トランジスタのドレイン電圧が第二の入力トランジスタのドレイン電圧より低いとき、第一の出力トランジスタのドレイン電流を増大させるように動作する。
【００３４】
請求項４では、前記差電圧検出回路は、前記第一の出力トランジスタのドレイン電流に基づいて前記第二の出力トランジスタのドレイン電流を制御して、該第二の出力トランジスタのゲート・ソース間電圧を制御することにより、前記入力トランジスタのドレイン電位を一致させる。
【００３５】
請求項５では、請求項１乃至４のいずれかに記載の差動増幅回路の出力端子電圧が、前記第一及び第二の入力トランジスタのいずれかに入力されて、オペアンプ回路が構成される。
【００３６】
請求項６では、差動入力回路は、第一及び第二の入力トランジスタに入力される入力信号の電位差を増幅して出力する。出力端子に第一及び第二の出力トランジスタが接続される。前記第一及び第二の入力トランジスタのドレイン電流に基づいて、前記第一及び第二の出力トランジスタが動作して、前記出力端子電圧を引き上げるプルアップ動作と、前記出力端子電圧を引き下げるプルダウン動作とが行われる。前記第一の入力トランジスタのドレインが前記第二の出力トランジスタのゲートに接続される。差電流検出回路は、前記第一及び第二の入力トランジスタのドレイン電流の差に基づいて、前記第一の出力トランジスタのドレイン電流を制御して、第一及び第二の入力トランジスタのドレイン電流を一致させるように動作する。
【００３７】
（作用）
請求項１では、第一及び第二の入力トランジスタＴr5，Ｔr6のドレイン電圧に差が生じると、差電圧検出回路３により第一及び第二の入力トランジスタＴr5，Ｔr6のドレイン電圧が一致するように第一の出力トランジスタＴr26 のドレイン電流が制御される。
【００３８】
請求項２では、差動増幅回路で構成される差電圧検出回路の動作により、第一及び第二の入力トランジスタのドレイン電圧が一致するように第一の出力トランジスタのドレイン電流が制御される。
【００３９】
請求項３では、第一の入力トランジスタのドレイン電圧が第二の入力トランジスタのドレイン電圧より高いとき、第一の出力トランジスタのゲート電圧が上昇してドレイン電流が減少することにより、第一の入力トランジスタのドレイン電位が低下し、前記第一の入力トランジスタのドレイン電圧が第二の入力トランジスタのドレイン電圧より低いとき、第一の出力トランジスタのゲート電圧が低下してドレイン電流が増大することにより、第一の入力トランジスタのドレイン電圧が上昇する。
【００４０】
請求項４では、第一の入力トランジスタのドレイン電圧が第二の入力トランジスタのドレイン電圧より高いとき、第一の出力トランジスタのドレイン電流が減少して第二の出力トランジスタのゲート・ソース間電圧が低下することにより、第一の入力トランジスタのドレイン電圧が低下し、前記第一の入力トランジスタのドレイン電圧が第二の入力トランジスタのドレイン電圧より低いとき、第一の出力トランジスタのドレイン電流が増大して第二の出力トランジスタのゲート・ソース間電圧が上昇することにより、第一の入力トランジスタのドレイン電圧が上昇する。
【００４１】
請求項５では、出力端子電圧が第一及び第二の入力トランジスタのいずれかに入力されて、オペアンプ回路が構成される。
請求項６では、第一及び第二の入力トランジスタのドレイン電流に差が生じると、差電流検出回路により第一及び第二の入力トランジスタのドレイン電流が一致するように第一の出力トランジスタのドレイン電流が制御される。
【００４２】
【発明の実施の形態】
図２は、この発明を具体化した一実施の形態のオペアンプ回路を示す。トランジスタＴr1〜Ｔr8で構成される差動入力回路は前記従来例と同一構成である。
【００４３】
前記トランジスタＴr5，Ｔr7のドレインであるノードＮ２は、ＮチャネルＭＯＳトランジスタＴr21 のゲートに接続され、前記トランジスタＴr6，Ｔr8のドレインであるノードＮ３は、ＮチャネルＭＯＳトランジスタＴr22 のゲートに接続される。
【００４４】
前記トランジスタＴr21 ，Ｔr22 のソースは、ＮチャネルＭＯＳトランジスタＴr25 を介してグランドＧＮＤに接続され、同トランジスタＴr25 のゲートは前記トランジスタＴr1，Ｔr2のゲートに接続される。従って、トランジスタＴr25 はトランジスタＴr1，Ｔr2と同一のドレイン電流を流す定電流源として動作する。
【００４５】
ＰチャネルＭＯＳトランジスタＴr23 ，Ｔr24 のソースは、電源Ｖccに接続され、ゲートは互いに接続されるとともに、同トランジスタＴr23 のドレインに接続される。そして、トランジスタＴr23 のドレインが前記トランジスタＴr21 のドレインに接続され、トランジスタＴr24 のドレインがトランジスタＴr22 のドレインに接続される。
【００４６】
従って、トランジスタＴr21 〜Ｔr25 により差動増幅回路が構成され、この差動増幅回路は、ノードＮ２，Ｎ３の差電圧を検出する差電圧検出回路として動作する。そして、ノードＮ２の電位がノードＮ３の電位より高くなると、前記トランジスタＴr22 ，Ｔr24 のドレインであるノードＮ４の電位が上昇し、ノードＮ２の電位がノードＮ３の電位より低くなると、前記トランジスタＴr22 ，Ｔr24 のドレインであるノードＮ４の電位が低下する。
【００４７】
前記トランジスタＴr22 ，Ｔr24 のドレインであるノードＮ４は、ＰチャネルＭＯＳトランジスタで構成されるプルアップ側の出力トランジスタＴr26 のゲートに接続され、同トランジスタＴr26 のソースは電源Ｖccに接続され、ドレインは出力端子Ｔo に接続される。
【００４８】
前記ノードＮ２は、ＮチャネルＭＯＳトランジスタで構成されるプルダウン側の出力トランジスタＴr27 のゲートに接続され、同トランジスタＴr27 のドレインは出力端子Ｔo に接続され、ソースはグランドＧＮＤに接続される。
【００４９】
次に、上記のように構成されたオペアンプ回路の動作を説明する。
出力信号Ｖout が入力信号Ｖin1 の電圧レベルに収束している状態から、入力信号Ｖin1 の電圧レベルが上昇すると、トランジスタＴr5のドレイン電流が減少して、トランジスタＴr6のドレイン電流より小さくなる。すると、ノードＮ２の電圧レベルが低下し、トランジスタＴr27 はオフされる。
【００５０】
このとき、ノードＮ３の電位はノードＮ２の電位より高くなり、差電圧検出回路の動作に基づいてノードＮ４の電位が低下し、出力トランジスタＴr26 がオンされる。この結果、出力信号Ｖout の電圧レベルが上昇する。
【００５１】
出力信号Ｖout が入力信号Ｖin1 の電圧レベルに収束している状態から、入力信号Ｖin1 の電圧レベルが低下すると、トランジスタＴr5のドレイン電流が増大して、トランジスタＴr6のドレイン電流より大きくなる。すると、ノードＮ２の電圧レベルが上昇し、トランジスタＴr27 はオンされる。
【００５２】
このとき、ノードＮ３の電位はノードＮ２の電位より低くなり、差電圧検出回路の動作に基づいてノードＮ４の電位が上昇し、出力トランジスタＴr26 がオフされる。この結果、出力信号Ｖout の電圧レベルが低下する。
【００５３】
出力信号Ｖout が入力信号Ｖin1 の電圧レベルに収束している状態で、トランジスタＴr5，Ｔr6のドレイン電位、すなわちノードＮ２，Ｎ３に電位差が生じていると、差電圧検出回路の動作によりその電位差が解消される。
【００５４】
ノードＮ２の電位がノードＮ３の電位より高い場合には、ノードＮ４の電位が上昇して、トランジスタＴr26 からトランジスタＴr27 に供給されるドレイン電流が減少する。すると、トランジスタＴr27 のドレイン電流が減少して、同トランジスタＴr27 のゲート・ソース間電圧が低下する。この結果、ノードＮ２の電位が低下する。
【００５５】
ノードＮ２の電位がノードＮ３の電位より低い場合には、ノードＮ４の電位が低下して、トランジスタＴr26 からトランジスタＴr27 に供給されるドレイン電流が増大する。すると、トランジスタＴr27 のドレイン電流が増大して、同トランジスタＴr27 のゲート・ソース間電圧が上昇する。この結果、ノードＮ２の電位が上昇する。
【００５６】
このような動作により、ノードＮ２，Ｎ３の電位は同一電位に収束する。すると、トランジスタＴr5，Ｔr6のドレイン電位が同一となることから、トランジスタＴr5，Ｔr6のソース・ドレイン間電圧及びドレイン電流が同一となる。この結果、トランジスタＴr5，Ｔr6のゲート・ソース間電圧が同一とすることができるので、入力信号Ｖin1 と出力信号Ｖout とのオフセット電圧を解消することができる。また、オフセット電圧の解消によりリニアな入出力特性を得ることができる。
【００５７】
なお、本発明は次に示す形態で実施することもできる。
○トランジスタＴr5，Ｔr6のドレイン電流の差を差電流検出回路で検出し、その差電流検出回路の出力信号に基づいて、出力トランジスタＴr26 のドレイン電流を制御する。
○入力信号Ｖin1 , Ｖin2 が入力される差動入力回路を、入力トランジスタがＮチャネルＭＯＳトランジスタで構成される差動回路とすること。
○差電圧検出回路でプルダウン側の出力トランジスタのドレイン電流を制御して、プルアップ側の出力トランジスタのゲート・ソース間電圧を制御することにより、入力トランジスタのドレイン電圧を一致させるようにすること。
○プルアップ側及びプルダウン側出力トランジスタをともにＮチャネルＭＯＳトランジスタで構成し、プルアップ側及びプルダウン側出力トランジスタの一方の出力トランジスタのドレイン電流を差電圧検出回路で制御して、他方の出力トランジスタのゲート・ソース間電圧を制御することにより、入力トランジスタのドレイン電圧を一致させるようにすること。
【００５８】
【発明の効果】
以上詳述したように、この発明は入出力間オフセット電圧の発生を抑制し、リニアな入出力特性を備えた差動増幅回路を提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 一実施の形態を示す回路図である。
【図３】 第一の従来例を示す回路図である。
【図４】 第二の従来例を示す回路図である。
【符号の説明】
２ 差動入力回路
３ 差電圧検出回路
Ｔr5，Ｔr6 第一及び第二の入力トランジスタ
Ｖin1 ，Ｖin2 入力信号
Ｔo 出力端子
Ｔr26 第一の出力トランジスタ
Ｔr27 第二の出力トランジスタ
Ｖout 出力端子電圧
【発明の属する技術分野】
この発明は、半導体集積回路装置に搭載される差動増幅回路に関するものである。
【０００２】
半導体集積回路装置には、基本動作回路として差動増幅回路で構成されるコンパレータ回路及びオペアンプ回路が広く使用されている。半導体集積回路装置の高集積化及び低消費電力化にともない、これらの基本動作回路の諸特性の向上が益々必要となっている。
【０００３】
【従来の技術】
ＭＯＳトランジスタで構成されるオペアンプ回路の第一の従来例を図３に示す。
【０００４】
電流源１は、ＮチャネルＭＯＳトランジスタＴr1のドレインに定電流を供給する。前記トランジスタＴr1のドレインはトランジスタＴr1，Ｔr2のゲートに接続され、両トランジスタＴr1，Ｔr2のソースはグランドＧＮＤに接続される。
【０００５】
ＰチャネルＭＯＳトランジスタＴr3，Ｔr4のソースは電源Ｖccに接続され、両トランジスタＴr3，Ｔr4のゲートは互いに接続されるとともに、同トランジスタＴr3のドレインに接続される。そして、トランジスタＴr3のドレインが前記トランジスタＴr2のドレインに接続される。
【０００６】
従って、前記トランジスタＴr1，Ｔr2によりカレントミラー回路が構成されるとともに、トランジスタＴr3，Ｔr4によりカレントミラー回路が構成されて、同トランジスタＴr4は定電流源として動作して、電流源１に流れる電流と等しいドレイン電流が流れる。
【０００７】
前記トランジスタＴr4のドレインは、ＰチャネルＭＯＳトランジスタＴr5，Ｔr6のソースに接続される。前記トランジスタＴr5のドレインであるノードＮ１は、ＮチャネルＭＯＳトランジスタＴr7のドレインに接続され、同トランジスタＴr7のソースはグランドＧＮＤに接続される。
【０００８】
前記トランジスタＴr6のドレインは、ＮチャネルＭＯＳトランジスタＴr8のドレイン及びトランジスタＴr7，Ｔr8のゲートに接続され、同トランジスタＴr8のソースはグランドＧＮＤに接続される。
【０００９】
前記トランジスタＴr5，Ｔr6のゲートには入力信号Ｖin1 ，Ｖin2 が入力される。従って、トランジスタＴr5〜Ｔr8はトランジスタＴr4から供給される定電流に基づいて活性化する差動入力回路を構成する。
【００１０】
前記ノードＮ１は、ＮチャネルＭＯＳトランジスタＴr10 のゲートに接続され、同トランジスタＴr10 のドレインはＰチャネルＭＯＳトランジスタＴr9を介して電源Ｖccに接続され、ソースはグランドＧＮＤに接続される。
【００１１】
前記トランジスタＴr9のゲートは、前記トランジスタＴr3，Ｔr4のゲートに接続される。従って、トランジスタＴr9はトランジスタＴr3，Ｔr4と同一のドレイン電流をアイドリング電流として流す。
【００１２】
前記トランジスタＴr10 のドレインが出力端子Ｔｏに接続され、その出力端子Ｔｏから出力信号Ｖout が出力される。そして、出力信号Ｖout が前記入力信号Ｖin2 として前記トランジスタＴr6のゲートに入力される。
【００１３】
このように構成されたオペアンプ回路では、入力信号Ｖin1 が入力信号Ｖin2 すなわち出力信号Ｖout より高レベルとなると、ノードＮ１が低下して、トランジスタＴr7のドレイン電流が減少する。すると、出力端子Ｔｏから出力される出力信号Ｖout の電圧レベルが上昇する。
【００１４】
また、入力信号Ｖin1 が入力信号Ｖin2 より低レベルとなると、ノードＮ１の電位が上昇して、トランジスタＴr7のドレイン電流が増大する。すると、出力端子Ｔｏから出力される出力信号Ｖout の電圧レベルが低下する。
【００１５】
このような動作により、入力信号Ｖin1 と出力信号Ｖout の電圧レベルが一致するように動作する。
図４は、オペアンプ回路の第二の従来例を示す。このオペアンプ回路は、前記第一の従来例の構成に、ＮチャネルＭＯＳトランジスタＴr11 ，Ｔr14 及びＰチャネルＭＯＳトランジスタＴr12 ，Ｔr13 ，Ｔr15 を加えたものであり、ノードＮ１の電位に基づいてトランジスタＴr9から供給されるドレイン電流を制御する構成としたものである。
【００１６】
ノードＮ１は、前記トランジスタＴr11 のゲートに接続され、同トランジスタＴr11 のソースはグランドＧＮＤに接続される。前記トランジスタＴr11 のドレインは、前記トランジスタＴr12 のドレイン及びトランジスタＴr12 ，Ｔr13 のゲートに接続される。前記トランジスタＴr12 ，Ｔr13 のソースは電源Ｖccに接続される。
【００１７】
従って、トランジスタＴr12 ，Ｔr13 はカレントミラー回路を構成し、トランジスタＴr11 に流れるドレイン電流と等しいドレイン電流がトランジスタＴr12 ，Ｔr13 に流れる。
【００１８】
前記トランジスタＴr13 のドレインは、前記トランジスタＴr14 のドレインに接続され、同トランジスタＴr14 のソースはグランドＧＮＤに接続され、ゲートは前記トランジスタＴr1，Ｔr2のゲートに接続される。従って、トランジスタＴr14 のドレイン電流はトランジスタＴr1，Ｔr2のドレイン電流と同一の定電流となる。
【００１９】
前記トランジスタＴr14 のドレインは、前記トランジスタＴr15 のドレイン及びトランジスタＴr15 ，Ｔr9のゲートに接続され、同トランジスタＴr15 のソースは電源Ｖccに接続される。
【００２０】
このように構成されたオペアンプ回路では、入力信号Ｖin1 が同Ｖin2 より高レベルとなってノードＮ１の電位が低下すると、トランジスタＴr10 のドレイン電流が減少する。
【００２１】
このとき、トランジスタＴr11 のドレイン電流が減少して、トランジスタＴr12 ，Ｔr13 のドレイン電流が減少することから、トランジスタＴr15 のドレイン電流が増大する。従って、トランジスタＴr9のドレイン電流が増大し、出力信号Ｖout の電圧レベルが上昇する。
【００２２】
また、入力信号Ｖin1 が同Ｖin2 より低レベルとなってノードＮ１の電位が上昇すると、トランジスタＴr10 のドレイン電流が増大する。
このとき、トランジスタＴr11 のドレイン電流が増大して、トランジスタＴr12 ，Ｔr13 のドレイン電流が増大することから、トランジスタＴr15 のドレイン電流が減少する。従って、トランジスタＴr9のドレイン電流が減少し、出力信号Ｖout の電圧レベルが低下する。
【００２３】
このようにして、ノードＮ１の電位の変化に基づいて、トランジスタＴr7，Ｔr10 がプッシュプル動作し、入力信号Ｖin1 と出力信号Ｖout の電圧レベルが一致するように動作する。そして、負荷に応じてトランジスタＴr9，Ｔr10 のドレイン電流が制御されて、動作速度の高速化及び消費電力の低減が図られる。
【００２４】
【発明が解決しようとする課題】
上記のような入力差動対を備えたオペアンプ回路では、差動対を構成するトランジスタのゲート・ソース間電圧Ｖgsの差により、入力信号Ｖin1 と出力信号Ｖout との間にオフセット電圧が発生する。
【００２５】
ゲート・ソース間電圧Ｖgsの差は、トランジスタのサイズが同一であれば、そのドレイン・ソース間電圧Ｖds及びドレイン電流の差によって発生する。
上記オペアンプ回路では、トランジスタＴr6のドレイン電圧はトランジスタＴr8のゲート・ソース間電圧で決定される。このトランジスタＴr8のゲート・ソース間電圧は、トランジスタＴr4からトランジスタＴr5，Ｔr6に分配される電流値によって決定され、その電流値は「０」からトランジスタＴr4のドレイン電流までの範囲で変動する。
【００２６】
一方、トランジスタＴr5のドレイン電圧は、出力トランジスタＴr10 のゲート・ソース間電圧で決定される。出力トランジスタＴr10 のゲート・ソース間電圧は、同トランジスタＴr10 のドレイン電圧及びドレイン電流に基づいて決定される。
【００２７】
そして、トランジスタＴr10 のドレイン電圧、すなわち出力電圧は電源ＶccとグランドＧＮＤとの間で大きく変動し、トランジスタＴr10 のドレイン電流も出力端子Ｔo に接続される負荷により、「０」からトランジスタＴr10 の最大ドレイン電流までの範囲内で大きく変動する。
【００２８】
すると、入力差動対を構成するトランジスタＴr5，Ｔr6のドレイン電圧の決定要素には互いに相関関係がなく、同トランジスタＴr5，Ｔr6のドレイン・ソース間電圧に差が生じ、ドレイン電流に差が生じ、ゲート・ソース間電圧に差が生じる。
【００２９】
従って、入力信号Ｖin1 と出力信号Ｖout との間にオフセット電圧が生じるという問題点がある。
また、トランジスタＴr8とトランジスタＴr10 のゲート・ソース間電圧が等しくなるように負荷条件を調整すれば、オフセット電圧を解消可能であるが、実使用時には、負荷変動を所定の条件内に納めることは困難であり、オフセット電圧を解消することはできない。
【００３０】
また、オフセット電圧は入力信号の変動に対し一定ではないので、入力信号がリニアに変動しても、出力信号がリニアには追従しない。従って、リニアな入出力特性を得ることができないという問題点がある。
【００３１】
この発明の目的は、入出力間オフセット電圧の発生を抑制し、リニアな入出力特性を備えた差動増幅回路を提供することにある。
【００３２】
【課題を解決するための手段】
図１は、請求項１の原理説明図である。すなわち、差動入力回路２は、第一及び第二の入力トランジスタＴr5, Ｔr6に入力される入力信号Ｖin1 ，Ｖin2 の電位差を増幅して出力する。出力端子Ｔo に第一及び第二の出力トランジスタＴr26 ，Ｔr27 が接続される。前記第一及び第二の入力トランジスタＴr5, Ｔr6のドレイン電圧に基づいて、前記第一及び第二の出力トランジスタＴr26 ，Ｔr27 を動作させて、前記出力端子電圧Ｖout を引き上げるプルアップ動作と、前記出力端子電圧Ｖout を引き下げるプルダウン動作とが行われる。前記第一の入力トランジスタＴr5のドレインが前記第二の出力トランジスタＴr27 のゲートに接続される。差電圧検出回路３は、前記第一及び第二の入力トランジスタＴr5, Ｔr6のドレイン電圧の差に基づいて、前記第一の出力トランジスタＴr26 のドレイン電流を制御して、第一及び第二の入力トランジスタＴr5, Ｔr6のドレイン電圧を一致させるように動作する。
【００３３】
請求項２では、前記差電圧検出回路は、前記第一及び第二の入力トランジスタのドレインの電位差を増幅して出力する差動増幅回路で構成される。
請求項３では、前記第一の出力トランジスタは前記プルアップ動作を行うとともに、前記第二の出力トランジスタは前記プルダウン動作を行う構成とし、前記差電圧検出回路は、前記第一の入力トランジスタのドレイン電圧が第二の入力トランジスタのドレイン電圧より高いとき、第一の出力トランジスタドレイン電流を減少させ、前記第一の入力トランジスタのドレイン電圧が第二の入力トランジスタのドレイン電圧より低いとき、第一の出力トランジスタのドレイン電流を増大させるように動作する。
【００３４】
請求項４では、前記差電圧検出回路は、前記第一の出力トランジスタのドレイン電流に基づいて前記第二の出力トランジスタのドレイン電流を制御して、該第二の出力トランジスタのゲート・ソース間電圧を制御することにより、前記入力トランジスタのドレイン電位を一致させる。
【００３５】
請求項５では、請求項１乃至４のいずれかに記載の差動増幅回路の出力端子電圧が、前記第一及び第二の入力トランジスタのいずれかに入力されて、オペアンプ回路が構成される。
【００３６】
請求項６では、差動入力回路は、第一及び第二の入力トランジスタに入力される入力信号の電位差を増幅して出力する。出力端子に第一及び第二の出力トランジスタが接続される。前記第一及び第二の入力トランジスタのドレイン電流に基づいて、前記第一及び第二の出力トランジスタが動作して、前記出力端子電圧を引き上げるプルアップ動作と、前記出力端子電圧を引き下げるプルダウン動作とが行われる。前記第一の入力トランジスタのドレインが前記第二の出力トランジスタのゲートに接続される。差電流検出回路は、前記第一及び第二の入力トランジスタのドレイン電流の差に基づいて、前記第一の出力トランジスタのドレイン電流を制御して、第一及び第二の入力トランジスタのドレイン電流を一致させるように動作する。
【００３７】
（作用）
請求項１では、第一及び第二の入力トランジスタＴr5，Ｔr6のドレイン電圧に差が生じると、差電圧検出回路３により第一及び第二の入力トランジスタＴr5，Ｔr6のドレイン電圧が一致するように第一の出力トランジスタＴr26 のドレイン電流が制御される。
【００３８】
請求項２では、差動増幅回路で構成される差電圧検出回路の動作により、第一及び第二の入力トランジスタのドレイン電圧が一致するように第一の出力トランジスタのドレイン電流が制御される。
【００３９】
請求項３では、第一の入力トランジスタのドレイン電圧が第二の入力トランジスタのドレイン電圧より高いとき、第一の出力トランジスタのゲート電圧が上昇してドレイン電流が減少することにより、第一の入力トランジスタのドレイン電位が低下し、前記第一の入力トランジスタのドレイン電圧が第二の入力トランジスタのドレイン電圧より低いとき、第一の出力トランジスタのゲート電圧が低下してドレイン電流が増大することにより、第一の入力トランジスタのドレイン電圧が上昇する。
【００４０】
請求項４では、第一の入力トランジスタのドレイン電圧が第二の入力トランジスタのドレイン電圧より高いとき、第一の出力トランジスタのドレイン電流が減少して第二の出力トランジスタのゲート・ソース間電圧が低下することにより、第一の入力トランジスタのドレイン電圧が低下し、前記第一の入力トランジスタのドレイン電圧が第二の入力トランジスタのドレイン電圧より低いとき、第一の出力トランジスタのドレイン電流が増大して第二の出力トランジスタのゲート・ソース間電圧が上昇することにより、第一の入力トランジスタのドレイン電圧が上昇する。
【００４１】
請求項５では、出力端子電圧が第一及び第二の入力トランジスタのいずれかに入力されて、オペアンプ回路が構成される。
請求項６では、第一及び第二の入力トランジスタのドレイン電流に差が生じると、差電流検出回路により第一及び第二の入力トランジスタのドレイン電流が一致するように第一の出力トランジスタのドレイン電流が制御される。
【００４２】
【発明の実施の形態】
図２は、この発明を具体化した一実施の形態のオペアンプ回路を示す。トランジスタＴr1〜Ｔr8で構成される差動入力回路は前記従来例と同一構成である。
【００４３】
前記トランジスタＴr5，Ｔr7のドレインであるノードＮ２は、ＮチャネルＭＯＳトランジスタＴr21 のゲートに接続され、前記トランジスタＴr6，Ｔr8のドレインであるノードＮ３は、ＮチャネルＭＯＳトランジスタＴr22 のゲートに接続される。
【００４４】
前記トランジスタＴr21 ，Ｔr22 のソースは、ＮチャネルＭＯＳトランジスタＴr25 を介してグランドＧＮＤに接続され、同トランジスタＴr25 のゲートは前記トランジスタＴr1，Ｔr2のゲートに接続される。従って、トランジスタＴr25 はトランジスタＴr1，Ｔr2と同一のドレイン電流を流す定電流源として動作する。
【００４５】
ＰチャネルＭＯＳトランジスタＴr23 ，Ｔr24 のソースは、電源Ｖccに接続され、ゲートは互いに接続されるとともに、同トランジスタＴr23 のドレインに接続される。そして、トランジスタＴr23 のドレインが前記トランジスタＴr21 のドレインに接続され、トランジスタＴr24 のドレインがトランジスタＴr22 のドレインに接続される。
【００４６】
従って、トランジスタＴr21 〜Ｔr25 により差動増幅回路が構成され、この差動増幅回路は、ノードＮ２，Ｎ３の差電圧を検出する差電圧検出回路として動作する。そして、ノードＮ２の電位がノードＮ３の電位より高くなると、前記トランジスタＴr22 ，Ｔr24 のドレインであるノードＮ４の電位が上昇し、ノードＮ２の電位がノードＮ３の電位より低くなると、前記トランジスタＴr22 ，Ｔr24 のドレインであるノードＮ４の電位が低下する。
【００４７】
前記トランジスタＴr22 ，Ｔr24 のドレインであるノードＮ４は、ＰチャネルＭＯＳトランジスタで構成されるプルアップ側の出力トランジスタＴr26 のゲートに接続され、同トランジスタＴr26 のソースは電源Ｖccに接続され、ドレインは出力端子Ｔo に接続される。
【００４８】
前記ノードＮ２は、ＮチャネルＭＯＳトランジスタで構成されるプルダウン側の出力トランジスタＴr27 のゲートに接続され、同トランジスタＴr27 のドレインは出力端子Ｔo に接続され、ソースはグランドＧＮＤに接続される。
【００４９】
次に、上記のように構成されたオペアンプ回路の動作を説明する。
出力信号Ｖout が入力信号Ｖin1 の電圧レベルに収束している状態から、入力信号Ｖin1 の電圧レベルが上昇すると、トランジスタＴr5のドレイン電流が減少して、トランジスタＴr6のドレイン電流より小さくなる。すると、ノードＮ２の電圧レベルが低下し、トランジスタＴr27 はオフされる。
【００５０】
このとき、ノードＮ３の電位はノードＮ２の電位より高くなり、差電圧検出回路の動作に基づいてノードＮ４の電位が低下し、出力トランジスタＴr26 がオンされる。この結果、出力信号Ｖout の電圧レベルが上昇する。
【００５１】
出力信号Ｖout が入力信号Ｖin1 の電圧レベルに収束している状態から、入力信号Ｖin1 の電圧レベルが低下すると、トランジスタＴr5のドレイン電流が増大して、トランジスタＴr6のドレイン電流より大きくなる。すると、ノードＮ２の電圧レベルが上昇し、トランジスタＴr27 はオンされる。
【００５２】
このとき、ノードＮ３の電位はノードＮ２の電位より低くなり、差電圧検出回路の動作に基づいてノードＮ４の電位が上昇し、出力トランジスタＴr26 がオフされる。この結果、出力信号Ｖout の電圧レベルが低下する。
【００５３】
出力信号Ｖout が入力信号Ｖin1 の電圧レベルに収束している状態で、トランジスタＴr5，Ｔr6のドレイン電位、すなわちノードＮ２，Ｎ３に電位差が生じていると、差電圧検出回路の動作によりその電位差が解消される。
【００５４】
ノードＮ２の電位がノードＮ３の電位より高い場合には、ノードＮ４の電位が上昇して、トランジスタＴr26 からトランジスタＴr27 に供給されるドレイン電流が減少する。すると、トランジスタＴr27 のドレイン電流が減少して、同トランジスタＴr27 のゲート・ソース間電圧が低下する。この結果、ノードＮ２の電位が低下する。
【００５５】
ノードＮ２の電位がノードＮ３の電位より低い場合には、ノードＮ４の電位が低下して、トランジスタＴr26 からトランジスタＴr27 に供給されるドレイン電流が増大する。すると、トランジスタＴr27 のドレイン電流が増大して、同トランジスタＴr27 のゲート・ソース間電圧が上昇する。この結果、ノードＮ２の電位が上昇する。
【００５６】
このような動作により、ノードＮ２，Ｎ３の電位は同一電位に収束する。すると、トランジスタＴr5，Ｔr6のドレイン電位が同一となることから、トランジスタＴr5，Ｔr6のソース・ドレイン間電圧及びドレイン電流が同一となる。この結果、トランジスタＴr5，Ｔr6のゲート・ソース間電圧が同一とすることができるので、入力信号Ｖin1 と出力信号Ｖout とのオフセット電圧を解消することができる。また、オフセット電圧の解消によりリニアな入出力特性を得ることができる。
【００５７】
なお、本発明は次に示す形態で実施することもできる。
○トランジスタＴr5，Ｔr6のドレイン電流の差を差電流検出回路で検出し、その差電流検出回路の出力信号に基づいて、出力トランジスタＴr26 のドレイン電流を制御する。
○入力信号Ｖin1 , Ｖin2 が入力される差動入力回路を、入力トランジスタがＮチャネルＭＯＳトランジスタで構成される差動回路とすること。
○差電圧検出回路でプルダウン側の出力トランジスタのドレイン電流を制御して、プルアップ側の出力トランジスタのゲート・ソース間電圧を制御することにより、入力トランジスタのドレイン電圧を一致させるようにすること。
○プルアップ側及びプルダウン側出力トランジスタをともにＮチャネルＭＯＳトランジスタで構成し、プルアップ側及びプルダウン側出力トランジスタの一方の出力トランジスタのドレイン電流を差電圧検出回路で制御して、他方の出力トランジスタのゲート・ソース間電圧を制御することにより、入力トランジスタのドレイン電圧を一致させるようにすること。
【００５８】
【発明の効果】
以上詳述したように、この発明は入出力間オフセット電圧の発生を抑制し、リニアな入出力特性を備えた差動増幅回路を提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 一実施の形態を示す回路図である。
【図３】 第一の従来例を示す回路図である。
【図４】 第二の従来例を示す回路図である。
【符号の説明】
２ 差動入力回路
３ 差電圧検出回路
Ｔr5，Ｔr6 第一及び第二の入力トランジスタ
Ｖin1 ，Ｖin2 入力信号
Ｔo 出力端子
Ｔr26 第一の出力トランジスタ
Ｔr27 第二の出力トランジスタ
Ｖout 出力端子電圧
Claims (6)
- 第一及び第二の入力トランジスタを備え出力端子電圧を前記第一及び第二の入力トランジスタのいずれかに入力したオペアンプ回路に用いられる差動増幅回路であって、
前記第一及び第二の入力トランジスタに入力される入力信号の電位差を増幅して出力する差動入力回路を備え、
出力端子に第一及び第二の出力トランジスタを接続し、
前記第一及び第二の入力トランジスタのドレイン電圧に基づいて、前記第一及び第二の出力トランジスタを動作させて、前記出力端子電圧を引き上げるプルアップ動作と、前記出力端子電圧を引き下げるプルダウン動作とを行う差動増幅回路において、
前記第一の入力トランジスタのドレインを前記第二の出力トランジスタのゲートに接続し、
前記第一及び第二の入力トランジスタのドレイン電圧の差に基づいて、前記第一の出力トランジスタのドレイン電流を制御して、第一及び第二の入力トランジスタのドレイン電圧を一致させるように動作する差電圧検出回路を備えたことを特徴とする差動増幅回路。 - 前記差電圧検出回路は、前記第一及び第二の入力トランジスタのドレインの電位差を増幅して出力する差動増幅回路で構成したことを特徴とする請求項１記載の差動増幅回路。
- 前記第一の出力トランジスタは前記プルアップ動作を行うとともに、前記第二の出力トランジスタは前記プルダウン動作を行う構成とし、前記差電圧検出回路は、前記第一の入力トランジスタのドレイン電圧が第二の入力トランジスタのドレイン電圧より高いとき、第一の出力トランジスタドレイン電流を減少させ、前記第一の入力トランジスタのドレイン電圧が第二の入力トランジスタのドレイン電圧より低いとき、第一の出力トランジスタのドレイン電流を増大させるように動作することを特徴とする請求項１乃至２のいずれかに記載の差動増幅回路。
- 前記差電圧検出回路は、前記第一の出力トランジスタのドレイン電流に基づいて前記第二の出力トランジスタのドレイン電流を制御して、該第二の出力トランジスタのゲート・ソース間電圧を制御することにより、前記入力トランジスタのドレイン電位を一致させることを特徴とする請求項３記載の差動増幅回路。
- 請求項１乃至４のいずれかに記載の差動増幅回路の出力端子電圧を、前記第一及び第二の入力トランジスタのいずれかに入力したことを特徴とするオペアンプ回路。
- 第一及び第二の入力トランジスタを備え出力端子電圧を前記第一及び第二の入力トランジスタのいずれかに入力したオペアンプ回路に用いられる差動増幅回路であって、
前記第一及び第二の入力トランジスタに入力される入力信号の電位差を増幅して出力する差動入力回路を備え、
出力端子に第一及び第二の出力トランジスタを接続し、
前記第一及び第二の入力トランジスタのドレイン電流に基づいて、前記第一及び第二の出力トランジスタを動作させて、前記出力端子電圧を引き上げるプルアップ動作と、前記出力端子電圧を引き下げるプルダウン動作とを行う差動増幅回路において、
前記第一の入力トランジスタのドレインを前記第二の出力トランジスタのゲートに接続し、
前記第一及び第二の入力トランジスタのドレイン電流の差に基づいて、前記第一の出力トランジスタのドレイン電流を制御して、第一及び第二の入力トランジスタのドレイン電流を一致させるように動作する差電流検出回路を備えたことを特徴とする差動増幅回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31816897A JP3920427B2 (ja) | 1997-11-19 | 1997-11-19 | 差動増幅回路及びオペアンプ回路 |
| US09/060,979 US5999054A (en) | 1997-11-19 | 1998-04-16 | Differential amplifier circuit |
| FR9807160A FR2771227B1 (fr) | 1997-11-19 | 1998-06-08 | Amplificateur differentiel integre a reponse lineaire |
| KR1019980028342A KR100313821B1 (ko) | 1997-11-19 | 1998-07-14 | 차동증폭회로및op앰프회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31816897A JP3920427B2 (ja) | 1997-11-19 | 1997-11-19 | 差動増幅回路及びオペアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11154832A JPH11154832A (ja) | 1999-06-08 |
| JP3920427B2 true JP3920427B2 (ja) | 2007-05-30 |
Family
ID=18096240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31816897A Expired - Fee Related JP3920427B2 (ja) | 1997-11-19 | 1997-11-19 | 差動増幅回路及びオペアンプ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5999054A (ja) |
| JP (1) | JP3920427B2 (ja) |
| KR (1) | KR100313821B1 (ja) |
| FR (1) | FR2771227B1 (ja) |
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- 1997-11-19 JP JP31816897A patent/JP3920427B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-16 US US09/060,979 patent/US5999054A/en not_active Expired - Lifetime
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- 1998-07-14 KR KR1019980028342A patent/KR100313821B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101651447A (zh) * | 2008-08-14 | 2010-02-17 | 意法半导体（格勒诺布尔）公司 | 放大电路 |
| CN101651447B (zh) * | 2008-08-14 | 2016-01-20 | 意法半导体（格勒诺布尔）公司 | 放大电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2771227A1 (fr) | 1999-05-21 |
| KR100313821B1 (ko) | 2001-12-28 |
| FR2771227B1 (fr) | 2002-11-01 |
| KR19990044770A (ko) | 1999-06-25 |
| JPH11154832A (ja) | 1999-06-08 |
| US5999054A (en) | 1999-12-07 |
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| A621 | Written request for application examination |
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|
| A711 | Notification of change in applicant |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061121 |
|
| RD04 | Notification of resignation of power of attorney |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070117 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| S111 | Request for change of ownership or part of ownership |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
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| S533 | Written request for registration of change of name |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130223 Year of fee payment: 6 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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