ITMI991371A1

ITMI991371A1 - Amplificatore di architettura perfezionata ad alta precisione elevatavelocita' e basso consumo di potenza

Info

Publication number: ITMI991371A1
Application number: IT1999MI001371A
Authority: IT
Inventors: Giovanni Stochino
Original assignee: Ericsson Telefon Ab L M
Priority date: 1999-06-18
Filing date: 1999-06-18
Publication date: 2000-12-18
Also published as: ITMI991371A0; US6281752B1; EP1230730B1; WO2000079680A1; AU4945300A; EP1230730A1; DE60042699D1; TW437160B; JP2003502978A

Description

Descrizione dell'invenzione avente per titolo:

"AMPLIFICATORE DI ARCHITETTURA PERFEZIONATA AD ALTA PRECISIONE, ELE-VATA VELOCITA' E BASSO CONSUMO DI POTENZA"

La presente invenzione riguarda un.amplificatore di architettura perfezionata ad alta precisione, elevata velocità e basso consumo di potenza, particolarmente vantaggioso per numerose applicazioni.

CAMPO IN CUI SI COLLOCA L'INVENZIONE

E' noto che nel campo dell'elettronica analogica si richiede sempre piu frequentemente di realizzare sistemi che soddisfino contemporaneamente esigenze di alta precisione, elevata velocità e basso consumo di potenza. Il problema principale è di conciliare queste esigenze -in contrasto fra loro nella:tecnica nota, ciò che induce i progettisti a ricercare soluzioni di compromesso per le specifiche applicazioni cui si dedicano.

Le esigenze che i progettisti debbono sforzarsi di soddisfare possono essere sintetizzate in:

- precisione in corrente continua (bassa tensione di sbilanciamento in ingresso = bassa Input Offset Voltage = bassa Vos; basse correnti di sbilanciamento in ingresso = basse Input Offset Currents = basse los; e basse correnti di polarizzazione » basse Bìas Currents = basse Ib);

- precisione in corrente alternata (basso rumore, grande ampiezza della banda di potenza e bassa distorsione)

- alta velocità e ampio campo dinamico;

- basso consumo di potenza.

Scopo principale della presente invenzione è di fornire soluzioni innovative che riducano sensibilmente i problemi esistenti e possano essere applicati ad architetture sia del tipo a controreazione di tensione, che del tipo a controreazione di corrente.

STATO DELLA TECNICA E PROBLEMI AD ESSO CONNESSI

Conviene dapprima considerare lo stato della tecnica attuale concernente l'architettura degli amplificatori e le limitazioni che 1'affliggono.

Le caratteristiche principali delle architetture convenzionali, che prevedono un funzionamento di classe A o di classe AB nello stadio di ingresso ed un funzionamento di classe A nello stadio intermedio, possono essere prese in considerazione con riferimento alla fig. 1 dei disegni allegati che mostra uno schema a blocchi semplificato di un amplificatore operazionale convenzionale a controreazione di tensione.

Lo stadio di ingresso è un convertitore differenziale da tensione a corrente, in cui:

è la transconduttanza e Vos' è la tensione di sbilanciamento dello stadio di ingresso. La corrente disponibile dallo stadio di ingresso viene limitata ad IB dalla rete di polarizzazione per stadi di ingresso funzionanti in classe A ed è molto più elevata di ΙB per stadi di ingresso funzionanti in classe AB.

Lo stadio intermedio è costituito da un amplificatore di corrente ad alto guadagno, l'uscita del quale è data da

ove GD tende all’infinito ed los è la corrente di sbilanciamento in uscita dello stadio intermedio. Pertanto la tensione di uscita è data da:

E' opportuno far notaresche questo schema presenta la considerevole caratteristica che il punto di funzionamento dello stadio intermedio - dipendendo VQ da IPO = 1Q, che in questo contesto fa da corrente di riferimento - è forzato su INQ = IpO = IQ quando viene chiuso l'anello di controreazione intorno all'amplificatore. Pertanto, indipendentemente dal valore effettivo di GD, il punto di funzionamento è molto stabile.

Lo stadio di uscita è solitamente uno stadio complementare a collettore comune funzionante in classe AB {generalmente con GQ=1), capace di fornire correnti di picco in uscita ampiamente in eccesso rispetto alle correnti di riposo.

la tensione di sbilanciamento dello stadio di uscita.

CQ è la capacità di compensazione della frequenza che definisce il polo dominante ed il margine di fase dell'amplificatore, ed il parallelo Ri/Ci è la combinazione dell'impedenza di uscita dello stadio intermedio e dell'impedenza di ingresso dello stadio di uscita.

In questo amplificatore la tensione in uscita è data da

ove

è il guadagno a circuito aperto in corrente continua; e

è la tensione totale di sbilanciamento in uscita, mentre la tensione di sbilanciamento in ingresso VQS è quella data dalla tensione totale di sbilanciamento in uscita divisa per il guadagno a circuito aperto cioè

Poiché in questa architettura GD tende all'infinito, il contributo allo sbilanciamento degli stadi intermedio e di uscita è praticamente nullo e l'equazione (4) si riduce a:

Inoltre, nello stesso amplificatore, la frequenza di guadagno unitario per piccoli segnali è data da

mentre la velocità massima è data dal limite della velocità di risposta SR = dVO/dt = dVO /dt, che viene definito dalla massima corrente disponibile per caricare e scaricare le capacità nel nodo B dell'amplificatore. Pertanto, considerando nuovamente l'architettura di fig. 1 e trascurando la corrente attraverso Ri, il limite massimo della velocità di risposta nei fronti positivi SRB(r), nel nodo B è uguale a

dato che la corrente disponibile è Ip = IpO = IQ. Perchè ciò sia vero è necessario che la corrente che fluisce attraverso CO dal nodo B, che è uguale a ICO = IPCO/CO + Ci), sia sostenuta nel nodo B dallo stadio di ingresso. Dato che la corrente disponibile nel nodo A è IQ, è allora necessario che

La disuguaglianza (8) non è normalmente soddisfatta, poiché la corrente di polarizzazione Ιb deve essere limitata a pochi milliamper per ottenere buone prestazioni di rumore, di precisione in corrente continua e stabilità di frequenza (dato che gm è proporzionale ad IB). Pertanto il limite massimo della velocità di risposta nei fronti positivi è dato da:

Con lo stesso presupposto, poiché la corrente disponibile nel nodo B per scaricare tutte le capacità del nodo viene limitata solamente dal guadagno dello stadio intermedio, che si suppone molto alto, cioè GD tendente all'infinito, il limite massimo della velocità di risposta nei fronti negativi, SRB(f), nel nodo B, viene ancora a dipendere dalla corrente disponibile nel nodo B per scaricare CO, cosi che si può infine scrivere l’equazione

che rappresenta il limite principale della velocità di risposta per gli stadi di ingresso di classe A.

In conclusione, i vantaggi dell’architettura di amplificatore convenzionale della fig. 1 possono essere sintetizzati nell'elevato guadagno del circuito aperto in corrente continua, nel basso rumore e nell'alta precisione in corrente continua; gli svantaggi nelle scarse prestazioni nella velocità di risposta, determinate dallo stadio di ingresso di classe A e perciò nella scarsa ampiezza della banda di potenza, con

Per esempio:

Quindi l'equazione (4) dà una Vos di circa 1 millivolt, mentre le equazioni (6) ed (8) danno rispettivamente 50 volt/microsec e 16,6 volt/microsec.

Questo esempio mostra che la precisione in corrente continua dell’amplificatore e la sua velocità sono strettamente dipendenti dalle prestazioni dello stadio di ingresso.

Sono già note nella tecnica soluzioni al problema della limitazione della velocità tipico delle architetture di classe A. Tale problema viene normalmente affrontato con due diverse scelte di architettura: 1) architettura di amplificatore con stadio di ingresso di classe AB e con stadio intermedio di classe A; 2) architettura di amplificatore con stadi tutti operanti in classe AB.

Nel primo caso, si ha un mezzo efficace per superare il problema del limite definito dall'equazione (9), poiché negli stadi di classe AB la corrente di picco disponibile in uscita, Ii(max)' è molto maggiore della corrente totale di polarizzazione IQ. Si ha infatti:

Il risultato è che SRB(f) è maggiore di SRB(r) e il limite della velocità di risposta in queste architetture viene definito dallo stadio intermedio di classe A. La velocità di risposta può essere aumentata solo aumentando proporzionalmente

vi è un limite pratico definito dal consumo di potenza e dai requisiti di precisione in corrente continua e in corrente alternata.

Rispetto all'architettura di base si ha una maggiore velocità di risposta (solitamente di un fattore 10) a prezzo però di una minore precisione in corrente continua e in corrente alternata, dovuta all'aumento di complessità degli stadi di ingresso di classe AB.

Al secondo caso, indispensabile quando sia necessario un valore elevato della velocità di risposta, corrisponde la configurazione più robusta ed usata, mostrata in fig. 2a e derivata dalle tecniche di circuito ampiamente affermate per le architetture di amplificatori a controreazione di corrente. La cosa più importante da notare è l'uso di due semi-unità complementari a basso guadagno di corrente (solitamente specchi di corrente a guadagno unitario) nello stadio intermedio. Un basso guadagno in corrente continua è necessario per mantenere sotto controllo la corrente di polarizzazione IQ. L'uso contemporaneo di due semi-unità ad alto guadagno di corrente, infatti, comprometterebbe la stabilità del punto operativo dello stadio intermedio. Poiché questo aspetto rappresenta il limite più grave di questo tipo di amplificatori e poiché è proprio questo limite che la presente invenzione si propone di superare, esso viene esaminato qui di seguito in maggior dettaglio.

Facendo riferimento alla fig. 2a, si può scrivere:

ove Ig è la corrente di riposo dello stadio di ingresso, IREF è una corrente di riferimento (praticamente uguale ad ΙB) e Ia = gm V1 -V2) è la corrente di segnale dallo stadio di ingresso che comanda lo stadio intermedio. Si noti che IL ed IR sono sempre positive e che i rispettivi segnali di corrente I sono in controfase. Inoltre questi sono normalmente limitati ad IMAX.Pertanto VQ può essere scritto come:

è la corrente di riposo dello stadio intermedio data dalle equazioni

(12) o (13) se si pone I a. = 0 e che si annulla nell'equazione (14).

Si tenga presente che nell'espressione di VO come data dall'equazione (14), le correnti di riposo Ig della semi-unità superiore e della semi-unità inferiore si elidono a vicenda, così che VO, contrariamente a guanto avviene nell'architettura di fig. 1, non è legata a IQ e che nessun riferimento è qui disponibile per stabilizzare la polarizzazione dello stadio intermedio.

La conseguenza è che, quando si applica la controreazione all'amplificatore nel suo complesso, contrariamente a quanto avviene nello schema di fig. 1, non si ha alcuna possibilità di stabilizzare IQ. E' importante rilevare che la funzione di controreazione in un amplificatore a controreazione di tensione, serve a mantenere il controllo della tensione di uscita e, come indicato dall'equazione (14), non vi è alcuna relazione fra Vg e IQ, così che 1Q può variare senza condizionare Vg.

Questo fatto è mostrato in modo qualitativo dalla fig. 2b dalla quale risulta evidente come Vg possa rimanere costante indipendentemente dalle variazioni della corrente di riposo dello stadio intermedio. In questa figura sono rappresentate qualitativamente le curve di trasferimento delle semi-unità sia superiore che inferiore dello stadio intermedio, come pure la curva di trasferimento dello stadio intermedio nel suo complesso, per diversi valori della corrente di riposo IB dello stadio di ingresso.

La misura quantitativa dell'instabilità della condizione a riposo è data dall'equazione (15), che dimostra che la variazione di IQ può essere molto grande anche per piccole variazioni della differenza I0 - ∑REF·

Per valutare il problema dell'instabilità intrinseca del punto di funzionamento dell'architettura in esame, si prenda in considerazione la sensibilità di 1^ alle piccole variazioni di GQ e/o di I0 dovute alle variazioni di temperatura, a cattivo accoppiamento fra i componenti ed alle tolleranze Si può facilmente calcolare che:

Per avere un'indicazione di quanto risulta ampia la sensibilità data dall'equazione (17), si consideri l'esempio che segue:

per il quale l'equazione (17) fornisce il valore 25xl0<3>, ciò che significa una variazione di ΙB dell'1% con una corrispondente variazione di IQ di 250 x 10<3>% e senza influenzare la tensione di uscita

La discussione e l'esempio che precedono mostrano come l'architettura considerata faccia uso.di stadi intermedi a basso guadagno di corrente (usualmente uno specchio di corrente in cui GQ è prossimo all'unità) per stabilizzare il punto di funzionamento dello stadio intermedio. In tali schemi non vi è necessità di una corrente di riferimento e perciò

Considerando in maggior dettaglio le prestazioni di questo tipo di architettura, si può ancora rilevare che in esso, al contrario di quanto si verifica nelle architetture comprendenti stadi intermedi di classe A, i contributi alla Vos dagli stadi intermedio e di uscita sono molto importanti. Infatti si vede che la tensione in uscita è data da:

è il guadagno in corrente continua ad anello aperto e

<>>

è la tensione di sbilanciamento in uscita.

La tensione di sbilanciamento equivalente o totale in ingresso è quindi quella data dalla tensione in uscita divisa per il guadagno a circuito aperto, e cioè:

Se si confronta l'equazione (20) con l'equazione (4), ci si rende conto che, contrariamente a quanto si verifica in un'architettura di classe A, i contributi a VQS degli stadi intermedio e di uscita sono molto importanti.

Per quanto riguarda 1'ampiezza di banda e la velocità nell'architettura di fig. 2A, si fa osservare che, mentre la frequenza di guadagno unitario per piccoli segnali è ancora data, come nell'architettura di fig. 1, da:

la velocità massima è ora data, per lo schema di fig. 2a, da:

Anche in questa architettura il limite del primo ordine della velocità di risposta è dunque ancora determinato dallo stadio di ingresso di classe AB, ma risulta molto più alto che nel caso precedente, a causa del più alto campo dinamico dello stadio di ingresso, poiché:

in cui I_ è la corrente di polarizzazione dello stadio di ingresso, s

La corrente di picco Ii(max) può essere fino a cento volte IB, così che i meccanismi di secondo ordine di limitazione della velocità di risposta non possono più essere ignorati, come per esempio la conduzione contemporanea delle semi-unità superiore ed inferiore dello stadio intermedio durante transienti molto veloci.

I sistemi del tipo appena sopra descritto permettono di ottenere una velocità di risposta ed un'ampiezza della banda di potenza maggiori di quelli delle altre architetture note. D'altra parte essi danno luogo a un guadagno in corrente continua e ad una precisione sia in corrente continua che in corrente alternata notevolmente minori, principalmente a causa del limitato guadagno dello stadio intermedio.

Per esempio, se:

allora l'equazione (15) dà: Vos=101mV, mentre l'equazione (16) dà SR=250V/ps.

Talvolta i progettisti possono affidarsi all'uso di architetture di amplificatore composite, nelle quali un amplificatore di precisione in corrente continua viene usato in un servo-circuito per correggere la scarsa precisione di un amplificatore parallelo ad alta velocità. L'amplificatore complessivo (o composito) che in questo modo si ottiene ha una buona precisione, ma prestazioni inadeguate di assestamento, a causa di interazioni tra il servo-amplificatore e l'amplificatore principale. Perciò tali architetture possono essere usate soltanto in amplificatori passa-banda in corrente alternata e non per applicazioni ove siano richieste buone prestazioni in un ampio campo di frequenze includente la corrente continua.

In conclusione, la discussione che precede conferma la ben nota situazione che le soluzioni note forzano i progettisti a ricercare e trovare un compromesso accettabile tra la precisione propria dell'architettura di fig. 1 e la velocità dell'architettura di fig.

2a e viceversa.

SOMMARIO DELL'INVENZIONE

I problemi sopra esaminati vengono ora brillantemente risolti dalla presente invenzione, che comporta inoltre altri vantaggi e miglioramenti, come illustrato più sotto.

Essa concerne un amplificatore di architettura perfezionata ad alta precisione, elevata velocità e basso consumo di potenza, del tipo comprendente uno stadio di ingresso, uno stadio intermedio ed uno stadio di uscita, caratterizzato da ciò, che lo stadio intermedio è realizzato combinando due semi-unità complementari operanti in classe AB e pilotate da uno stadio di ingresso complementare operante a sua volta in classe AB, una di dette semi-unità avendo un guadagno di corrente limitato in basso e L'altra un elevato o elevatissimo guadagno di corrente.

Opportunamente si prevede che lo stadio di ingresso operante in classe AB di questo amplificatore fornisca due coppie di correnti di uscita in controfase atte ad essere usate per alimentare le due semi-unità dello stadio intermedio.

Preferibilmente il guadagno di corrente di detta prima semi--unità dello stadio intermedio è controllato. Anche il guadagno di corrente della seconda semi-unità dello stadio intermedio può essere controllato.

BREVE DESCRIZIONE DEI DISEGNI

Il trovato viene ora descritto qui di seguito con maggiori dettagli, facendo riferimento alle figure e agli schemi dei disegni allegati, in cui:

fig. 1 mostra uno schema a blocchi semplificato di un amplificatore operante in controreazióne di tensione della tecnica nota, già precedentemente discusso;

fig. 2a è lo schema a blocchi della configurazione più usata e robusta della tecnica convenzionale dell'amplificatore di fig. 1; fig. 2b è un diagramma che rappresenta qualitativamente le curve di trasferimento delle semi-unità sia superiore che inferiore dello stadio intermedio, come pure la curva di trasferimento dello stadio intermedio nel suo complesso, di un amplificatore secondo lo schema di fig. 2a per diversi valori della corrente di riposo IQ dello stadio di ingresso, pure precedentemente discusso;

fig. 3a rappresenta in uno schema a blocchi l'amplificatore di architettura perfezionata ad alta precisione, elevata velocità e basso consumo di potenza oggetto della presente invenzione;

fig. 3b è un diagramma simile a quello di fig. 2b, che mostra l'alta stabilità del punto di funzionamento raggiungibile con l'amplificatore secondo l'invenzione;

figg. 4a e 4b sono schemi a blocchi che illustrano due varianti di realizzazione dell'amplificatore di fig. 3a secondo l'invenzione.

fig. Sa illustra una pratica forma di realizzazione dell'architettura perfezionata di amplificatore secondo l'invenzione su cui si effettua una simulazione SPICE;

fig. 5b è una realizzazione simile a quella di fig. 5a, secondo la tecnica nota;

figg. 6 e 7 sono diagrammi che rappresentano le risposte di frequenza rispettivamente ad anello chiuso e ad anello aperto per le due architetture di figg. 5a e 5b;

fig. 8 è un diagramma che rappresenta la risposta a onda quadra ai piccoli segnali dell'architettura di fig. 5a;

figg. 9 e 10 sono diagrammi che rappresentano la risposta ad un segnale grande, ma ancora compreso nel campo dinamico lineare della tensione di ingresso, per le architetture di fig. Sa e rispettivamente di fig. 5b; e

fig. 11 mostra il confronto di prestazioni relative a velocità e distorsione (THD) fra le stesse architetture.

DESCRIZIONE DI UNA FORMA DI REALIZZAZIONE PREFERITA DELL'INVENZIONE

Con riferimento alla fig. 3a dei disegni, le caratteristiche principali della nuova architettura proposta dall'invenzione per un amplificatore del tipo comprendente uno stadio di ingresso 1, uno stadio intermedio 2 ed uno stadio di uscita 3 consistono in ciò: che lo stadio intermedio è la combinazione di due semi-unità 2a e 2b complementari operanti in classe AB; che la semiunità superiore 2a di detto stadio intermedio presenta un guadagno di corrente limitato in basso e convenientemente, ma non necessariamente, controllato Gy,· e che la semi-unità inferiore 2b dello stesso stadio comporta un elevato o elevatissimo guadagno di corrente G^. Inoltre, nella versione di base di questo amplificatore, lo stadio di ingresso fornisce due coppie di correnti di uscita in controfase, rispettivamente IR ed IL, atte ad essere usate per alimentare le due semi-unità 2a e 2b dello stadio intermedio 2.

Per lo schema di amplificatore avente l'architettura di fig.

3a, si può scrivere un primo gruppo di equazioni:

in cui D è la corrente di riposo ed Ia è la corrente di segnale. Si può pertanto scrivere:

si può qui rilevare che vQ nell'equazione (26), contrariamente a quanto avviene nell'equazione (14), è legato ad IQ.

Per apprezzare il diverso comportamento dell'architettura illustrata in fig. 3a rispetto a quello dell'architettura nota ad alta velocità di fig. 2a, si consideri il funzionamento dello stadio intermedio 2 in prossimità della condizione di riposo, cioè per 1 =0 (cioè - V2 = 0) supponendo che GD tenda all'infinito e che GU sia circa uguale ad 1 (ma lo stesso ragionamento vale per più elevati valori di G^, per esempio fino a 10, purché si faccia uso di un buon controllo, per esempio mediante una controreazione negativa). Si ha:

A causa del suo basso guadagno, rispetto a GD, la condizione di riposo della semi-unità superiore 2a dello stadio intermedio 2 è fissa e può fare da riferimento per la semi-unità inferiore 2b, mentre quella della semi-unità inferiore, a causa del suo alto guadagno, viene ancora controllata dalla differenza di tensione di ingresso (attraverso I ). La conseguenza di questa nuova situazione è che, applicando la controreazione all'amplificatore nella sua totalità, si è ora in grado di forzare il punto di funzionamento alla condizione di stabilità seguente:

La fig. 3b mostra graficamente su un'idonea scala (che è diversa da quella di fig. 2b) come esista un unico punto operativo stabile per lo stadio intermedio dell'architettura di fig. 3a in corrispondenza a valori diversi di IB.

Andando a considerare le prestazioni dell'architettura di amplificatore secondo fig. 3a, si vede come la tensione di uscita dell'amplificatore viene data da:

è il guadagno a circuito aperto in corrente continua; e

è la tensione di sbilanciamento in uscita.

Quanto alla tensione di sbilanciamento in ingresso VQS, essa è ancora data dalla tensione di uscita divisa per il guadagno a circuito aperto, cioè:

Sia l'equazione (31), che l'equazione (33) sono simili alle corrispondenti equazioni (2) e (4) dell'architettura di fig. 1, di modo che, per GQ che tende all'infinito, l'equazione (33) si riduce a:

Riguardo all'ampiezza di banda e alla velocità, la frequenza a guadagno unitario per piccoli segnali dell'amplificatore di fig. 3a è data da:

mentre la velocità massima (considerando solo le limitazioni del primo ordine) è data da:

Si registra una piccola asimmetria che si spiega con il fatto che la semi-unità inferiore ad alto guadagno 2b può fornire una corrente praticamente infinita (IN) mentre la corrente IP è limitata alla corrente di picco I (max) stadio di ingresso 1. Tuttavia, poiché solitamente CQ >> Ci, le velocità di risposta positiva e negativa sono molto vicine ai valori dell'architettura interamente di classe AB di fig. 2a.

L'architettura di amplificatore secondo l'invenzione, fornisce contemporaneamente sia i vantaggi degli schemi di alta precisione che degli schemi ad alta velocità.

Così il progettista non è più costretto a conciliare le proprietà di velocità con quelle di precisione dell’architettura, dato che la nuova soluzione proposta fornisce contemporaneamente le migliori caratteristiche di quelle note, cioè l'alto guadagno e la precisione in corrente alternata e in corrente continua dell'architettura di fig. 1 e insieme la velocità dell'architettura di fig.

2a.

Si deve inoltre puntualizzare che la velocità di risposta massima non dipende dalla corrente di riposo dell'amplificatore. Infatti IB ed IQ non appaiono nelle precedenti equazioni (36) e (37); pertanto esse possono essere definite, in linea di principio, basse quanto conviene. Questa è la ragione per cui l'architettura secondo l'invenzione è particolarmente adatta per applicazioni in cui i principali requisiti siano precisione in corrente alternata e in corrente continua, alta velocità e basso consumo energetico.

Riassumendo:

- rispetto all'architettura di fig. 1, la soluzione secondo la presente invenzione permette di ottenere una velocità di risposta ed un'ampiezza della banda di potenza molto maggiori, con la stessa precisione in corrente continua e con lo stesso rumore, con un consumo di potenza minore a parità di prestazioni e con un margine di fase migliorato grazie al contributo di anticipo di fase ad alta frequenza della semi-unità superiore 2a dello stadio intermedio 2;

- rispetto all’architettura di fig. 2a, la soluzione secondo la presente invenzione permette di ottenere un guadagno a circuito aperto maggiore di 40-60 db, una precisione in corrente continua e in corrente alternata molto maggiore (tensione di sbilanciamento e rumore) con una velocità di risposta confrontabile.

L'architettura di base di fig. 3a dell'amplificatore secondo l'invenzione può essere inoltre variata o sviluppata, per esempio secondo le forme di esecuzione illustrate dalle figg. 4a e 4b, che costituiscono parte integrante della presente invenzione.

Nel caso di fig. 4a si fa a meno di usare un generatore di corrente che definisce la polarizzazione IQ. La corrente di polarizzazione dello stadio intermedio 2 è infatti in questo caso definita dallo stesso stadio di ingresso su IQ = ΙB.

La stessa differenza rispetto all'architettura di fig. 3a si ha nel caso dell'architettura di fig.. 4b nella quale inoltre sia la semi-unità superiore 2a (basso guadagno) che la semi-unità inferiore 2b (alto guadagno) dello stadio intermedio 2 hanno solo un ingresso di pilotaggio (in modo simile a quanto avviene nello schema di fig.

2a). Lo stadio di ingresso 1 ha analogamente due uscite sbilanciate a singolo terminale IL (braccio superiore).ed IR (braccio inferiore) che hanno fra loro opportune relazioni di fase. Lo stadio di ingresso 1 può essere asimmetrico (un ingresso è ad alta impedenza, mentre l'altro è a bassa impedenza), come negli schemi di amplificatore a controreazione di corrente, oppure simmetrico (entrambi gli ingressi essendo ad alta impedenza).

E' infine del massimo interesse far rilevare che l'architettura secondo l'invenzione può essere efficacemente implementata usando tecnologie sia bipolare, sia MOS, sia BiCMOS.

L'efficacia e la praticabilità della presente invenzione nelle previste aree di applicazione sono state provate sia mediante una simulazione SPICE di un esempio pratico di amplificatore operazionale, sia implementando un prototipo sperimentale dello stesso amplificatore. I risultati della simulazione SPICE sono molto prossimi a quelli delle misure eseguite sul prototipo, sicché ci si limita a riportare brevemente i più significativi risultati della simulazione SPICE.

La fig. 5a dei disegni allegati mostra lo schema completo della pratica implementazione dell'architettura che è stata scelta per dimostrare l'efficacia della nuova soluzione tecnica proposta dall'invenzione..

La stessa figura mostra anche come essa si riferisca all'architettura di base rappresentata nella fig. 3a. Tutti i relativi stadi, come pure tutti nomi e i percorsi dei segnali che interessano vi sono infatti rappresentati.

La transconduttanza nominale dello stadio di ingresso è

Inoltre si ha, approssimativamente:

ove βη è il guadagno di corrente dei transistor npn.

C01 e C02 sono due condensatori di compensazione della frequenza,

Le risposte di frequenza ad anello chiuso e ad anello aperto sono mostrate rispettivamente in fig. 6 ed in fig. 7, entrambe per la nuova architettura di precisione ad alto guadagno ed elevata velocità secondo l'invenzione e per una corrispondente architettura convenzionale di tipo noto con uno stadio di ingresso operante in classe AB, ottenuto dalla fig. 5a semplicemente deviando i rami superiori dello stadio d'ingresso sul conduttore di alimentazione positivo (+vcc), come mostrato in fig. 5b.

Si fa notare come, con la nuova architettura secondo l'invenzione, si ottengono uri guadagno in corrente continua estremamente elevato ad anello aperto (>140dB) e migliorati margini di guadagno e di fase.

La risposta a onda quadra ai piccoli segnali nell'architettura di fig. 5a è mostrata in fig. 8. La chiarezza della risposta e la fedeltà nella riproduzione degli impulsi sono evidenti.

La risposta ad un segnale di ingresso grande (30 V picco-picco), ma ancora compreso nel campo dinamico lineare della tensione di ingresso, è mostrata nelle figg. 9 e 10, ove sono indicate le velocità di risposta nei fronti positivi e negativi, SR(r) ed SR(f) rispettivamente, sia per la nuova (fig. 5a) che per la vecchia architettura (fig. 5b).

Infine fig. 11 mostra il confronto di prestazioni THD a 600 kHz per una tensione di uscita di 30 V (picco-picco).

I risultati della simulazione SPICE dimostrano che il consumo di corrente, il guadagno ad anello aperto e la tensione di sbilanciamento sono sostanzialmente le stesse per la nuova come per la vecchia architettura, ma le prestazioni quanto alla velocità ed alla distorsione non lineare ad alta frequenza (THD) sono molto diverse, come mostrato dalle stesse figure. La tabella che segue presenta un breve riassunto delle principali prestazioni della nuova architettura secondo l'invenzione a confronto con una architettura convenzionale nota di amplificatore operazionale di precisione ad elevata velocità.

Si intende che altre potranno essere le forme di esecuzione e/o le varianti di quelle illustrate dell'amplificatore di architettura perfezionata che rientrano nell'ambito della presente invenzione. In particolare, è possibile utilizzare anche una semi-unità superiore ad alto guadagno ed una semi-unità inferiore a basso guadagno. Inoltre si possono adottare anche schemi diversi per la compensazione in frequenza.

Claims

RIVENDICAZIONI 1) Amplificatore di architettura perfezionata ad alta precisione, elevata velocità e basso consumo di potenza, del tipo comprendente uno stadio di ingresso (1), uno stadio intermedio (2) ed uno stadio di uscita (3), caratterizzato da ciò, che lo stadio intermedio (2) è realizzato combinando due semi-unità (2a, 2b) complementari operanti in classe AB e pilotate da uno stadio di ingresso complementare, operante a sua volta in classe AB, di dette semi--unità una avendo un guadagno di corrente limitato in basso (GU) e l'altra avendo un elevato o elevatissimo guadagno di corrente (GD).
2) Amplificatore di architettura perfezionata come in 1) il cui stadio di ingresso (1), operante in classe AB, fornisce due coppie di correnti di uscita in controfase (IR ed IL) atte ad essere usate per alimentare le due semi-unità (2a, 2b) dello stadio intermedio.
3) Amplificatore di architettura perfezionata come in 1) in cui il guadagno di corrente (G^) della prima (2a) di dette semi-unità dello stadio intermedio (2) è controllato.
4) Amplificatore di architettura perfezionata come in 1) e 3) in cui anche il guadagno di corrente (GQ) della seconda (2b) di dette semi-unità dello stadio intermedio (2) è controllato.
5) Amplificatore di architettura perfezionata come in 1) a 4), implementato usando una tecnologia bipolare.
6) Amplificatore di architettura perfezionata come in 1) a 4) implementato usando una tecnologia MOS.
7) Amplificatore di architettura perfezionata come in 1) a 4) implementato usando una tecnologia BICMOS.
8) Amplificatore di architettura perfezionata come in 1) a 7) avente lo schema a blocchi di fig. 3a.
9) Amplificatore di architettura perfezionata come in 1) a 7) avente lo schema a blocchi di fig. 4a.
10) Amplificatore di architettura perfezionata come in 1) a 7) avente lo schema a blocchi di fig. 4b.