JPH08116243A - 同相電圧安定度を有するオフセットコンパレータ - Google Patents
同相電圧安定度を有するオフセットコンパレータInfo
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- JPH08116243A JPH08116243A JP7236692A JP23669295A JPH08116243A JP H08116243 A JPH08116243 A JP H08116243A JP 7236692 A JP7236692 A JP 7236692A JP 23669295 A JP23669295 A JP 23669295A JP H08116243 A JPH08116243 A JP H08116243A
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
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Abstract
(57)【要約】 （修正有）
【目的】 差分オフセットコンパレータ回路において、
入力同相電圧の変化を補償するためにオフセット電圧を
動的に、そして自動的に設定するオフセット電圧制御副
回路を提供する。 【構成】 第１及び第２の整合トランジスタ対１１，１
２の経路の電流を制御する電圧入力端子２０，２２と、
第３及び第４の整合トランジスタ対の並列経路の電流を
制御するオフセット電流制御副回路４３の出力端子とを
有する。この副回路の第１の電圧フォロアの入力は上記
電圧入力端子にまたがって接続されている直列抵抗分圧
回路の中心ノードに接続され、出力は基準電流経路内に
挿入されている別の直列抵抗分圧回路の対応する中心ノ
ードの電圧を制御する。この副回路の第２の電圧フォロ
アの入力は基準電圧端子に接続され、出力は上記別の直
列抵抗分圧回路にまたがる電圧差を制御する。
入力同相電圧の変化を補償するためにオフセット電圧を
動的に、そして自動的に設定するオフセット電圧制御副
回路を提供する。 【構成】 第１及び第２の整合トランジスタ対１１，１
２の経路の電流を制御する電圧入力端子２０，２２と、
第３及び第４の整合トランジスタ対の並列経路の電流を
制御するオフセット電流制御副回路４３の出力端子とを
有する。この副回路の第１の電圧フォロアの入力は上記
電圧入力端子にまたがって接続されている直列抵抗分圧
回路の中心ノードに接続され、出力は基準電流経路内に
挿入されている別の直列抵抗分圧回路の対応する中心ノ
ードの電圧を制御する。この副回路の第２の電圧フォロ
アの入力は基準電圧端子に接続され、出力は上記別の直
列抵抗分圧回路にまたがる電圧差を制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にはオフセ
ットコンパレータに関し、より詳しくは変化する入力同
相電圧入力信号に対して一定の差分オフセット電圧を発
生する差分オフセットコンパレータに関する。
ットコンパレータに関し、より詳しくは変化する入力同
相電圧入力信号に対して一定の差分オフセット電圧を発
生する差分オフセットコンパレータに関する。
【０００２】
【従来の技術】コンパレータは、複数の回路入力端子に
それぞれ印加される電気信号の大きさの差の関数である
出力電気信号を発生する電気回路である。典型的なコン
パレータは例えば、出力端子、第１及び第２の入力端
子、及び第１の入力端子の電圧が第２の入力端子の電圧
に等しいか、もしくはそれを越えた場合に“高”または
“低”電圧を出力端子に供給し、それ以外の全ての場合
に“低”または“高”電圧を出力端子に供給するように
上記出力端子と入力端子とを接続している電気回路から
なることができる。“オフセットコンパレータ”とは、
一方の入力電圧（もしくは電流）が他方の入力電圧（も
しくは電流）に等しいか、もしくは他方の入力電圧（も
しくは電流）を所定のしきい値基準電圧（もしくは電
流）の大きさだけ越えた場合に“高”から“低”へ（も
しくは“低”から“高”へ）の移行が発生するようにな
っている種類のコンパレータのことを言う。入力“同相
（コモンモード）”電圧（もしくは電流）とは、入力端
子に存在する電圧（もしくは電流）の平均のことであ
る。入力電圧（もしくは電流）は意図的及び／または非
意図的に変動するので、コンパレータはある与えられた
範囲の同相電圧（もしくは電流）内で作動するように設
計される。以下に、入力及び出力電圧に関連して使用す
る“電圧”とは、入力及び出力電圧、もしくは代替とし
て入力及び出力電流を含むものであることを理解された
い。
それぞれ印加される電気信号の大きさの差の関数である
出力電気信号を発生する電気回路である。典型的なコン
パレータは例えば、出力端子、第１及び第２の入力端
子、及び第１の入力端子の電圧が第２の入力端子の電圧
に等しいか、もしくはそれを越えた場合に“高”または
“低”電圧を出力端子に供給し、それ以外の全ての場合
に“低”または“高”電圧を出力端子に供給するように
上記出力端子と入力端子とを接続している電気回路から
なることができる。“オフセットコンパレータ”とは、
一方の入力電圧（もしくは電流）が他方の入力電圧（も
しくは電流）に等しいか、もしくは他方の入力電圧（も
しくは電流）を所定のしきい値基準電圧（もしくは電
流）の大きさだけ越えた場合に“高”から“低”へ（も
しくは“低”から“高”へ）の移行が発生するようにな
っている種類のコンパレータのことを言う。入力“同相
（コモンモード）”電圧（もしくは電流）とは、入力端
子に存在する電圧（もしくは電流）の平均のことであ
る。入力電圧（もしくは電流）は意図的及び／または非
意図的に変動するので、コンパレータはある与えられた
範囲の同相電圧（もしくは電流）内で作動するように設
計される。以下に、入力及び出力電圧に関連して使用す
る“電圧”とは、入力及び出力電圧、もしくは代替とし
て入力及び出力電流を含むものであることを理解された
い。
【０００３】広範囲にわたって入力同相電圧に所望のオ
フセット電圧を維持させようとする普通のオフセット設
計には、ある問題が存在している。これは、普通のオフ
セット基準電圧が、入力電圧自体に直接関連付けされず
にセットされるからである。理想的にはオフセット値は
入力同相電圧の変動に対して一定に保たれるべきであ
る。しかしながら普通のオフセット電圧回路は非線形に
挙動するので、入力同相電圧の変動に伴ってずれを生じ
るようになる。
フセット電圧を維持させようとする普通のオフセット設
計には、ある問題が存在している。これは、普通のオフ
セット基準電圧が、入力電圧自体に直接関連付けされず
にセットされるからである。理想的にはオフセット値は
入力同相電圧の変動に対して一定に保たれるべきであ
る。しかしながら普通のオフセット電圧回路は非線形に
挙動するので、入力同相電圧の変動に伴ってずれを生じ
るようになる。
【０００４】
【発明の概要】本発明の目的は、広い範囲にわたって入
力同相電圧のオフセット電圧を安定させた差分オフセッ
トコンパレータ電気回路を提供することである。本発明
のさらなる目的は、差分オフセットコンパレータ回路に
おいて、入力同相電圧の変化を補償するためにオフセッ
ト電圧を動的に、そして自動的に設定するオフセット電
圧制御副回路を提供することである。本発明によるコン
パレータ回路は、第１及び第２の入力端子と、出力端子
とを有し、これらの入力端子と出力端子とは、入力端子
に印加された入力電圧の（オフセット電圧の大きさだけ
オフセットした）相対的な大きさを表す電気信号を出力
端子に供給する回路手段によって接続されている。この
回路手段は、印加された入力電圧の平均もしくは“同
相”に依存して基準オフセット電圧を設定する手段を含
んでいる。詳細を後述する実施例においては、整合した
１対の第１及び第２のトランジスタは、出力スイッチン
グ副回路を通して第１の電源端子に結合されている第１
の端子と、第１及び第２の入力端子にそれぞれ結合され
ている第２の端子と、共通電流源を通して第２の電源端
子に結合されている第３の端子とを有している。整合し
た第２の対の第３及び第４のトランジスタは、第１及び
第２のトランジスタの第１の端子にそれぞれ結合されて
いる第１の端子と、第２の端子と、共通電流源を通して
第２の電源端子に結合されている第３の端子とを有して
いる。上記第１及び第２の入力端子に印加された入力同
相電圧を決定するように結合され、そして基準電圧ノー
ドにも結合されている電圧オフセット制御副回路は、オ
フセット電圧差を上記第３及び第４のトランジスタの第
２の端子にまたがって供給するように機能する。オフセ
ット電圧制御副回路は、基準電圧ノードに印加される電
圧によって決定される値と、入力同相電圧によって決定
される同相電圧とを有するオフセット電圧差を供給する
ように構成されている。
力同相電圧のオフセット電圧を安定させた差分オフセッ
トコンパレータ電気回路を提供することである。本発明
のさらなる目的は、差分オフセットコンパレータ回路に
おいて、入力同相電圧の変化を補償するためにオフセッ
ト電圧を動的に、そして自動的に設定するオフセット電
圧制御副回路を提供することである。本発明によるコン
パレータ回路は、第１及び第２の入力端子と、出力端子
とを有し、これらの入力端子と出力端子とは、入力端子
に印加された入力電圧の（オフセット電圧の大きさだけ
オフセットした）相対的な大きさを表す電気信号を出力
端子に供給する回路手段によって接続されている。この
回路手段は、印加された入力電圧の平均もしくは“同
相”に依存して基準オフセット電圧を設定する手段を含
んでいる。詳細を後述する実施例においては、整合した
１対の第１及び第２のトランジスタは、出力スイッチン
グ副回路を通して第１の電源端子に結合されている第１
の端子と、第１及び第２の入力端子にそれぞれ結合され
ている第２の端子と、共通電流源を通して第２の電源端
子に結合されている第３の端子とを有している。整合し
た第２の対の第３及び第４のトランジスタは、第１及び
第２のトランジスタの第１の端子にそれぞれ結合されて
いる第１の端子と、第２の端子と、共通電流源を通して
第２の電源端子に結合されている第３の端子とを有して
いる。上記第１及び第２の入力端子に印加された入力同
相電圧を決定するように結合され、そして基準電圧ノー
ドにも結合されている電圧オフセット制御副回路は、オ
フセット電圧差を上記第３及び第４のトランジスタの第
２の端子にまたがって供給するように機能する。オフセ
ット電圧制御副回路は、基準電圧ノードに印加される電
圧によって決定される値と、入力同相電圧によって決定
される同相電圧とを有するオフセット電圧差を供給する
ように構成されている。
【０００５】特定実施例では、電圧オフセット制御副回
路は第１及び第２の演算増幅器を含む。第１の演算増幅
器は、第３及び第４のトランジスタの第２の端子にまた
がって直列接続された抵抗分圧回路の中心ノードが、第
１及び第２の入力端子にまたがって直列接続された同じ
ような抵抗分圧回路の中心ノードの電圧に追随するよう
に設定するフィードバックループを有している。第２の
演算増幅器は、第２の演算増幅器に印加されが基準電圧
に従って、第３及び第４のトランジスタの第２の端子に
またがって印加されるオフセット電圧差を設定するフィ
ードバックループを有している。整合した第２のトラン
ジスタ対によってオフセットを印加することによって、
そして入力同相電圧の変動を追随するオフセット同相電
圧を有するオフセット電圧を供給することによって、本
発明は、回路の非線形に起因するオフセットの不要な変
動を最低にするようなオフセット差分コンパレータを提
供する。以下に添付図面に基づいて本発明の実施例を詳
細に説明する。
路は第１及び第２の演算増幅器を含む。第１の演算増幅
器は、第３及び第４のトランジスタの第２の端子にまた
がって直列接続された抵抗分圧回路の中心ノードが、第
１及び第２の入力端子にまたがって直列接続された同じ
ような抵抗分圧回路の中心ノードの電圧に追随するよう
に設定するフィードバックループを有している。第２の
演算増幅器は、第２の演算増幅器に印加されが基準電圧
に従って、第３及び第４のトランジスタの第２の端子に
またがって印加されるオフセット電圧差を設定するフィ
ードバックループを有している。整合した第２のトラン
ジスタ対によってオフセットを印加することによって、
そして入力同相電圧の変動を追随するオフセット同相電
圧を有するオフセット電圧を供給することによって、本
発明は、回路の非線形に起因するオフセットの不要な変
動を最低にするようなオフセット差分コンパレータを提
供する。以下に添付図面に基づいて本発明の実施例を詳
細に説明する。
【０００６】
【発明の実施の形態】以下に、図１及び２に示す定差分
オフセット電圧コンパレータ１０からなる半導体集積回
路を例として本発明の原理を説明する。コンパレータ１
０は、高電圧電源端子（電圧源ＶDD）１４と、低電圧電
源端子（接地）１５との間に並列に接続されている整合
した第１及び第２のＮＭＯＳトランジスタの差動対を備
えている。対１１はトランジスタ１６を含む。このトラ
ンジスタ１６のドレインは出力スイッチング副回路１７
を通してＶDD端子１４に結合され、ソースは電流源（即
ちシンク）１９を通して接地端子１５に結合され、そし
てゲートは第１の入力端子（ＶIN1 ）２０から第１の入
力電圧信号を受ける。対１１は整合した第２のトランジ
スタ１８をも含む。このトランジスタ１８のドレインは
副回路１７を通してＶDDに結合され、ソースは同じ電流
源１９を通して接地され、そしてゲートは第２の入力端
子（ＶIN2 ）２２から第２の入力電圧信号を受ける。回
路１０は、トランジスタ１６及び１８のゲートに等しい
電圧が印加された時、等しい電圧をドレインに発生さ
せ、等しい電流を流すように機能する。出力スイッチン
グ副回路１７は、ＶDDとトランジスタ１６、１８との間
に接続されている。図２に示すように、出力スイッチン
グ副回路１７は、出力スイッチングの目的から等しいソ
ース・ドレイン電流通路を与えるために、カレントミラ
ー配列に接続されている２対のＰＭＯＳトランジスタ
と、１対のＮＭＯＳとを含むことができる。これらの対
はそれぞれ、トランジスタ２４と２５、２６と２７、及
び２８と２９からなる。各カレントミラー接続された対
の一方のトランジスタ（２４、２７、２８）のドレイン
は、ダイオードを形成するようにそのゲートに接続され
ている。ＰＭＯＳトランジスタ２４のソースはＶDDに接
続され、そのドレイン／ゲートはトランジスタ１８のド
レインに接続されている。ＰＭＯＳトランジスタ２５の
ソースはＶDDに接続され、そのゲートはトランジスタ２
４のドレイン／ゲートに接続され、そしてそのドレイン
は第１段出力ノード３０に接続されている。ＰＭＯＳト
ランジスタ２６のソースはＶDDに接続されている。ＰＭ
ＯＳトランジスタ２７のソースはＶDDに接続され、その
ドレイン／ゲートはトランジスタ２６のゲートと、トラ
ンジスタ１６のドレインとに接続されている。
オフセット電圧コンパレータ１０からなる半導体集積回
路を例として本発明の原理を説明する。コンパレータ１
０は、高電圧電源端子（電圧源ＶDD）１４と、低電圧電
源端子（接地）１５との間に並列に接続されている整合
した第１及び第２のＮＭＯＳトランジスタの差動対を備
えている。対１１はトランジスタ１６を含む。このトラ
ンジスタ１６のドレインは出力スイッチング副回路１７
を通してＶDD端子１４に結合され、ソースは電流源（即
ちシンク）１９を通して接地端子１５に結合され、そし
てゲートは第１の入力端子（ＶIN1 ）２０から第１の入
力電圧信号を受ける。対１１は整合した第２のトランジ
スタ１８をも含む。このトランジスタ１８のドレインは
副回路１７を通してＶDDに結合され、ソースは同じ電流
源１９を通して接地され、そしてゲートは第２の入力端
子（ＶIN2 ）２２から第２の入力電圧信号を受ける。回
路１０は、トランジスタ１６及び１８のゲートに等しい
電圧が印加された時、等しい電圧をドレインに発生さ
せ、等しい電流を流すように機能する。出力スイッチン
グ副回路１７は、ＶDDとトランジスタ１６、１８との間
に接続されている。図２に示すように、出力スイッチン
グ副回路１７は、出力スイッチングの目的から等しいソ
ース・ドレイン電流通路を与えるために、カレントミラ
ー配列に接続されている２対のＰＭＯＳトランジスタ
と、１対のＮＭＯＳとを含むことができる。これらの対
はそれぞれ、トランジスタ２４と２５、２６と２７、及
び２８と２９からなる。各カレントミラー接続された対
の一方のトランジスタ（２４、２７、２８）のドレイン
は、ダイオードを形成するようにそのゲートに接続され
ている。ＰＭＯＳトランジスタ２４のソースはＶDDに接
続され、そのドレイン／ゲートはトランジスタ１８のド
レインに接続されている。ＰＭＯＳトランジスタ２５の
ソースはＶDDに接続され、そのゲートはトランジスタ２
４のドレイン／ゲートに接続され、そしてそのドレイン
は第１段出力ノード３０に接続されている。ＰＭＯＳト
ランジスタ２６のソースはＶDDに接続されている。ＰＭ
ＯＳトランジスタ２７のソースはＶDDに接続され、その
ドレイン／ゲートはトランジスタ２６のゲートと、トラ
ンジスタ１６のドレインとに接続されている。
【０００７】ＮＭＯＳトランジスタ２８のソースは接地
され、そのドレイン／ゲートはトランジスタ２６のドレ
インに接続されている。ＮＭＯＳトランジスタ２９のソ
ースは接地され、そのゲートはトランジスタ２８のドレ
イン／ゲートに接続され、そしてそのドレインは第１段
出力ノード３０に接続されている。整合トランジスタ対
１１の経路３３、３４に電流を供給する電流経路３１、
３２を流れる電流が等しい時には、出力スイッチング副
回路１７の電流経路３６、３７にも等しい電流が流れ
る。しかしながら、経路３２を流れる電流が経路３１を
流れる電流と異なる時には、カレントミラー接続された
トランジスタ対２８と２９、及び２４と２５は経路３７
を流れる電流を変化させるように機能する。これは、入
力端子（Ｖ IN2 ）２２の電圧が、以下に説明するように
して決定される所与のオフセット量だけ入力端子（Ｖ
IN1 ）２０の電圧とは異なる場合に発生する。経路３１
及び３２内の電流の小さい方だけが経路３７を流れるよ
うに電流の不一致が生じる。経路３２内の電流が経路３
１内の電流を越えると、経路３１内の電流が経路３７を
流れる。この場合、トランジスタ２５は三極管領域で動
作してトランジスタ２５にまたがる抵抗が減少し、一方
トランジスタ２９は飽和領域で動作するのでノード３０
には“高”（ＶDDに近い）電圧が現れる。経路３２内の
電流が経路３１内の電流よりも小さい場合には、経路３
２の電流が経路３７を流れる。この場合には、トランジ
スタ２９が三極管領域で動作してトランジスタ２９にま
たがる抵抗が減少し、一方トランジスタ２５は飽和領域
で動作するのでノード３０には“低”（接地に近い）電
圧が現れる。ノード３０の電圧は、１もしくはそれ以上
の出力段増幅器２３によって増幅され、伝達関数が急峻
にされ、そして最終段コンパレータ出力端子（ＶOUT ）
３５に、対応する飽和した“高”もしくは“低”電圧が
生成される。
され、そのドレイン／ゲートはトランジスタ２６のドレ
インに接続されている。ＮＭＯＳトランジスタ２９のソ
ースは接地され、そのゲートはトランジスタ２８のドレ
イン／ゲートに接続され、そしてそのドレインは第１段
出力ノード３０に接続されている。整合トランジスタ対
１１の経路３３、３４に電流を供給する電流経路３１、
３２を流れる電流が等しい時には、出力スイッチング副
回路１７の電流経路３６、３７にも等しい電流が流れ
る。しかしながら、経路３２を流れる電流が経路３１を
流れる電流と異なる時には、カレントミラー接続された
トランジスタ対２８と２９、及び２４と２５は経路３７
を流れる電流を変化させるように機能する。これは、入
力端子（Ｖ IN2 ）２２の電圧が、以下に説明するように
して決定される所与のオフセット量だけ入力端子（Ｖ
IN1 ）２０の電圧とは異なる場合に発生する。経路３１
及び３２内の電流の小さい方だけが経路３７を流れるよ
うに電流の不一致が生じる。経路３２内の電流が経路３
１内の電流を越えると、経路３１内の電流が経路３７を
流れる。この場合、トランジスタ２５は三極管領域で動
作してトランジスタ２５にまたがる抵抗が減少し、一方
トランジスタ２９は飽和領域で動作するのでノード３０
には“高”（ＶDDに近い）電圧が現れる。経路３２内の
電流が経路３１内の電流よりも小さい場合には、経路３
２の電流が経路３７を流れる。この場合には、トランジ
スタ２９が三極管領域で動作してトランジスタ２９にま
たがる抵抗が減少し、一方トランジスタ２５は飽和領域
で動作するのでノード３０には“低”（接地に近い）電
圧が現れる。ノード３０の電圧は、１もしくはそれ以上
の出力段増幅器２３によって増幅され、伝達関数が急峻
にされ、そして最終段コンパレータ出力端子（ＶOUT ）
３５に、対応する飽和した“高”もしくは“低”電圧が
生成される。
【０００８】整合したトランジスタ対１２は、整合した
トランジスタ対１１のコンパレータ動作に所望のオフセ
ット電圧を与えるように機能する。整合したトランジス
タ対１２はＮＭＯＳトランジスタ３８、３９を含んでい
る。これらのトランジスタのソースは両者に共通する電
流源（即ちシンク）４０を通して接地され、それらのド
レインはトランジスタ１６、１８のドレインにそれぞれ
結合され、そしてそれらのゲートはオフセット電圧制御
副回路４３の出力端子４１、４２にそれぞれ結合されて
いる。電流経路３１、３２に等しい電流を流すために、
整合したトランジスタ対１２及びオフセット電圧制御副
回路４３は、コンパレータの入力端子２０、２２の一方
に付加的な電圧を印加することを要求する。これは、こ
の場合には電流経路３１、３２は、整合したトランジス
タ対１１の電流経路３３、３４に給電するだけではな
く、整合したトランジスタ対１２の電流経路４４、４５
にも給電しているからである。従って、トランジスタ３
８、３９のゲート間に（従ってノード４１、４２間に）
発生した電圧オフセット差は、経路３１、３２を流れる
電流を等しくするために、入力端子２０、２２に等しい
が逆極性の電圧を印加することを要求するのである。
トランジスタ対１１のコンパレータ動作に所望のオフセ
ット電圧を与えるように機能する。整合したトランジス
タ対１２はＮＭＯＳトランジスタ３８、３９を含んでい
る。これらのトランジスタのソースは両者に共通する電
流源（即ちシンク）４０を通して接地され、それらのド
レインはトランジスタ１６、１８のドレインにそれぞれ
結合され、そしてそれらのゲートはオフセット電圧制御
副回路４３の出力端子４１、４２にそれぞれ結合されて
いる。電流経路３１、３２に等しい電流を流すために、
整合したトランジスタ対１２及びオフセット電圧制御副
回路４３は、コンパレータの入力端子２０、２２の一方
に付加的な電圧を印加することを要求する。これは、こ
の場合には電流経路３１、３２は、整合したトランジス
タ対１１の電流経路３３、３４に給電するだけではな
く、整合したトランジスタ対１２の電流経路４４、４５
にも給電しているからである。従って、トランジスタ３
８、３９のゲート間に（従ってノード４１、４２間に）
発生した電圧オフセット差は、経路３１、３２を流れる
電流を等しくするために、入力端子２０、２２に等しい
が逆極性の電圧を印加することを要求するのである。
【０００９】トランジスタの非線形動作に起因して比較
及び電圧オフセット印加プロセスに及ぼす不都合な効果
を最小にするために、電流源１９及び４０の電流を整合
させる他に、各対１１及び１２のトランジスタ１６と１
８、及び３８と３９のトランジスタパラメタ（例えば構
造形態（トポグラフィ）の長さ及び幅）を互いに整合さ
せるだけではなく、他方の対のトランジスタとも整合さ
せる。本発明においては、入力端子２０、２２に印加さ
れる同相電圧に追随してオフセット電圧を端子４１、４
２に発生させることによって、これらの不都合な効果を
さらに減少させている。本発明によるオフセット電圧制
御副回路４３は、ノード２０、２２の入力同相電圧を広
い範囲の入力同相電圧にわたって追随する所定の基準電
圧を端子４１、４２にまたがって供給する。オフセット
電圧制御副回路４３は、所定の基準電圧に従って設定さ
れる値と、入力同相電圧に従って設定される同相電圧と
を有する電圧差を、端子４１、４２にまたがって発生さ
せる手段を備えている。図２に示すオフセット電圧制御
副回路４３の実施例は、ＰＭＯＳトランジスタ４９、直
列接続されている同一の抵抗５１、５２、ＮＭＯＳトラ
ンジスタ５３、及び抵抗５４からなる分圧回路を、一定
に維持するように機能する２つの演算増幅器４７、４８
を含んでいる。要素４９、５１、５２、５３、及び５４
はこの順番に、ＶDDと接地との間に直列に接続されてい
る。
及び電圧オフセット印加プロセスに及ぼす不都合な効果
を最小にするために、電流源１９及び４０の電流を整合
させる他に、各対１１及び１２のトランジスタ１６と１
８、及び３８と３９のトランジスタパラメタ（例えば構
造形態（トポグラフィ）の長さ及び幅）を互いに整合さ
せるだけではなく、他方の対のトランジスタとも整合さ
せる。本発明においては、入力端子２０、２２に印加さ
れる同相電圧に追随してオフセット電圧を端子４１、４
２に発生させることによって、これらの不都合な効果を
さらに減少させている。本発明によるオフセット電圧制
御副回路４３は、ノード２０、２２の入力同相電圧を広
い範囲の入力同相電圧にわたって追随する所定の基準電
圧を端子４１、４２にまたがって供給する。オフセット
電圧制御副回路４３は、所定の基準電圧に従って設定さ
れる値と、入力同相電圧に従って設定される同相電圧と
を有する電圧差を、端子４１、４２にまたがって発生さ
せる手段を備えている。図２に示すオフセット電圧制御
副回路４３の実施例は、ＰＭＯＳトランジスタ４９、直
列接続されている同一の抵抗５１、５２、ＮＭＯＳトラ
ンジスタ５３、及び抵抗５４からなる分圧回路を、一定
に維持するように機能する２つの演算増幅器４７、４８
を含んでいる。要素４９、５１、５２、５３、及び５４
はこの順番に、ＶDDと接地との間に直列に接続されてい
る。
【００１０】抵抗５１、５２は同じ値の抵抗であり、第
１の端はそれぞれオフセット電圧印加端子４１、４２に
接続され、第２の端は共通して中心ノード５６に接続さ
れている。演算増幅器４７は電圧フォロアとして機能
し、ノード５６の電圧を入力端子２０、２２の同相電圧
に維持するようにトランジスタ４９のスイッチングを制
御する。直列接続された同一の抵抗５８、５９からなる
第２の分圧回路の中心ノード６０は、入力同相電圧（端
子２０、２２の電圧の平均）を演算増幅器４７の反転
（“−”）端子への入力として供給するように接続され
ている。演算増幅器４７の非反転（“＋”）端子はノー
ド５６に接続されている。演算増幅器４７の出力はトラ
ンジスタ４９のゲートに接続されている。このトランジ
スタ４９のソースはＶDDに接続され、そしてそのドレイ
ンは端子４２において抵抗５１に接続されている。演算
増幅器４８は抵抗５４にまたがって基準電圧を印加し、
それにより電流経路６１を流れる電流を一定に維持する
電圧フォロアとして機能する。所与の大きさ（例えば
0.5Ｖ）の所望基準電圧が、基準電圧端子６２から演算
増幅器４８の非反転（“＋”）入力へ印加されている。
演算増幅器４８の反転（“−”）入力は、ノード６４に
おいて抵抗５４の第１の端（即ち高電圧端）に接続され
ている。演算増幅器４８の出力はトランジスタ５３のゲ
ートに接続されている。このトランジスタ５３のソース
はノード６４において抵抗５４の第１の端に接続され、
またそのドレインはオフセット電圧端子４１において抵
抗５２の第１の端に接続されている。抵抗５４の第２の
端は接地されている。
１の端はそれぞれオフセット電圧印加端子４１、４２に
接続され、第２の端は共通して中心ノード５６に接続さ
れている。演算増幅器４７は電圧フォロアとして機能
し、ノード５６の電圧を入力端子２０、２２の同相電圧
に維持するようにトランジスタ４９のスイッチングを制
御する。直列接続された同一の抵抗５８、５９からなる
第２の分圧回路の中心ノード６０は、入力同相電圧（端
子２０、２２の電圧の平均）を演算増幅器４７の反転
（“−”）端子への入力として供給するように接続され
ている。演算増幅器４７の非反転（“＋”）端子はノー
ド５６に接続されている。演算増幅器４７の出力はトラ
ンジスタ４９のゲートに接続されている。このトランジ
スタ４９のソースはＶDDに接続され、そしてそのドレイ
ンは端子４２において抵抗５１に接続されている。演算
増幅器４８は抵抗５４にまたがって基準電圧を印加し、
それにより電流経路６１を流れる電流を一定に維持する
電圧フォロアとして機能する。所与の大きさ（例えば
0.5Ｖ）の所望基準電圧が、基準電圧端子６２から演算
増幅器４８の非反転（“＋”）入力へ印加されている。
演算増幅器４８の反転（“−”）入力は、ノード６４に
おいて抵抗５４の第１の端（即ち高電圧端）に接続され
ている。演算増幅器４８の出力はトランジスタ５３のゲ
ートに接続されている。このトランジスタ５３のソース
はノード６４において抵抗５４の第１の端に接続され、
またそのドレインはオフセット電圧端子４１において抵
抗５２の第１の端に接続されている。抵抗５４の第２の
端は接地されている。
【００１１】演算増幅器４８は、ノード６４の電圧を端
子６２に印加される基準電圧に等しく維持するように機
能するので、経路６１には対応する所定の大きさ（例え
ば、ＩREF ＝ＶREF / ８Ｒ）の電流が維持される。この
電流は端子４１と４２との間に直列に接続されている抵
抗５１、５２を通って流れ、これらの抵抗にまたがって
対応する電圧差が発生する（ΔＶOFFSET＝ＩREF ・２
Ｒ）。従って、この電圧（ΔＶOFFSET）は、抵抗５４に
またがって発生する電圧と、抵抗５１、５２の合計抵抗
値を抵抗５４の抵抗値で除した比との積に等しくなる。
抵抗５４の抵抗値が抵抗５１及び５２の合計抵抗値の４
倍になっている図示の例では、端子６２に0.5Ｖの基準
電圧を印加すると、端子４１、４２にまたがって発生す
るオフセット電圧差は 0.125Ｖになる〔ΔＶOFFSET＝Ｖ
REF ・２Ｒ/ ８Ｒ＝( 0.5 ) ・( 1/4 ) ＝ 0.125〕。演
算増幅器４７は、トランジスタ４９のソース・ドレイン
抵抗を増減するように、そして演算増幅器４７の反転
（“−”）端子への入力の変動を補償するように機能す
る。これにより、端子４１、４２に発生する同相電圧
は、入力端子２０、２２へ印加される同相電圧を追随し
続ける。一方、演算増幅器４８は、抵抗５４にまたがっ
て（即ち、ノード６４に）発生する電圧を基準電圧Ｖ
REF に維持するようにトランジスタ５３の実効抵抗を変
化させることによって、演算増幅器４７が遂行する修正
とタンデムに動作する。これによって演算増幅器４７、
４８は、システムの範囲外の入力同相電圧変動に起因す
る非線形の効果を除去するように機能する。各演算増幅
器は他方の演算増幅器とは無関係に調整を行い、端子４
１、４２にまたがる所望のオフセット電圧及び同相電圧
と、端子２０、２２に印加される入力電圧との整合を維
持する。演算増幅器４８はトランジスタ５３を制御して
経路６１を流れる電流を一定に保ち、演算増幅器４７は
トランジスタ４９を制御してオフセット同相電圧を入力
同相電圧と同一に保つ。
子６２に印加される基準電圧に等しく維持するように機
能するので、経路６１には対応する所定の大きさ（例え
ば、ＩREF ＝ＶREF / ８Ｒ）の電流が維持される。この
電流は端子４１と４２との間に直列に接続されている抵
抗５１、５２を通って流れ、これらの抵抗にまたがって
対応する電圧差が発生する（ΔＶOFFSET＝ＩREF ・２
Ｒ）。従って、この電圧（ΔＶOFFSET）は、抵抗５４に
またがって発生する電圧と、抵抗５１、５２の合計抵抗
値を抵抗５４の抵抗値で除した比との積に等しくなる。
抵抗５４の抵抗値が抵抗５１及び５２の合計抵抗値の４
倍になっている図示の例では、端子６２に0.5Ｖの基準
電圧を印加すると、端子４１、４２にまたがって発生す
るオフセット電圧差は 0.125Ｖになる〔ΔＶOFFSET＝Ｖ
REF ・２Ｒ/ ８Ｒ＝( 0.5 ) ・( 1/4 ) ＝ 0.125〕。演
算増幅器４７は、トランジスタ４９のソース・ドレイン
抵抗を増減するように、そして演算増幅器４７の反転
（“−”）端子への入力の変動を補償するように機能す
る。これにより、端子４１、４２に発生する同相電圧
は、入力端子２０、２２へ印加される同相電圧を追随し
続ける。一方、演算増幅器４８は、抵抗５４にまたがっ
て（即ち、ノード６４に）発生する電圧を基準電圧Ｖ
REF に維持するようにトランジスタ５３の実効抵抗を変
化させることによって、演算増幅器４７が遂行する修正
とタンデムに動作する。これによって演算増幅器４７、
４８は、システムの範囲外の入力同相電圧変動に起因す
る非線形の効果を除去するように機能する。各演算増幅
器は他方の演算増幅器とは無関係に調整を行い、端子４
１、４２にまたがる所望のオフセット電圧及び同相電圧
と、端子２０、２２に印加される入力電圧との整合を維
持する。演算増幅器４８はトランジスタ５３を制御して
経路６１を流れる電流を一定に保ち、演算増幅器４７は
トランジスタ４９を制御してオフセット同相電圧を入力
同相電圧と同一に保つ。
【００１２】図３に示すオフセット電圧制御副回路４３
の代替実施例４３’では、直列経路６１が２つの並列経
路６１ａ及び６１ｂに分割されており、一方の経路が同
相設定要素を含み、他方の経路がオフセット電圧差設定
要素を含んでいる。２つの経路６１ａ及び６１ｂはトラ
ンジスタ６６、６７のカレントミラー配列によって結合
され、経路６１ｂ内の抵抗５４に基準電圧ＶREF を発生
させる（演算増幅器４８によって設定される）電流（Ｉ
REF ＝ＶREF / ８Ｒ）と同一の電流が、抵抗５１、５２
にも流れる。これらの抵抗のノード５６の同相電圧は経
路６１ａ内の演算増幅器４７によってセットされる。従
ってこの実施例でも、端子４１、４２にまたがるオフセ
ット電圧差の大きさは、演算増幅器４８への入力として
基準電圧端子６２に印加される基準電圧ＶREF の値によ
って決定され、オフセット同相電圧の値は演算増幅器４
７への入力として分圧回路ノード６０に印加される入力
同相電圧によって決定される。以上の実施例については
ＭＯＳＦＥＴ技術によって説明したが、これらの原理
は、他の電界効果トランジスタ技術及びバイポーラトラ
ンジスタ技術を含む（これらに限定するものではない）
他のトランジスタ及び等価成分技術にも等しく適用でき
ることを理解されたい。“ソース”、“ドレイン”及び
“ゲート”は、単に記載したトランジスタの端子を識別
する目的で使用したに過ぎない。若干の電界効果トラン
ジスタの“ソース”端子と“ドレイン”端子とは互換可
能であり、これらの用語は他の技術の対応素子を適用し
た場合の“エミッタ”、“コレクタ”、“ベース”、及
び“陰極”、“陽極”、“格子”等と同義であることも
理解されたい。
の代替実施例４３’では、直列経路６１が２つの並列経
路６１ａ及び６１ｂに分割されており、一方の経路が同
相設定要素を含み、他方の経路がオフセット電圧差設定
要素を含んでいる。２つの経路６１ａ及び６１ｂはトラ
ンジスタ６６、６７のカレントミラー配列によって結合
され、経路６１ｂ内の抵抗５４に基準電圧ＶREF を発生
させる（演算増幅器４８によって設定される）電流（Ｉ
REF ＝ＶREF / ８Ｒ）と同一の電流が、抵抗５１、５２
にも流れる。これらの抵抗のノード５６の同相電圧は経
路６１ａ内の演算増幅器４７によってセットされる。従
ってこの実施例でも、端子４１、４２にまたがるオフセ
ット電圧差の大きさは、演算増幅器４８への入力として
基準電圧端子６２に印加される基準電圧ＶREF の値によ
って決定され、オフセット同相電圧の値は演算増幅器４
７への入力として分圧回路ノード６０に印加される入力
同相電圧によって決定される。以上の実施例については
ＭＯＳＦＥＴ技術によって説明したが、これらの原理
は、他の電界効果トランジスタ技術及びバイポーラトラ
ンジスタ技術を含む（これらに限定するものではない）
他のトランジスタ及び等価成分技術にも等しく適用でき
ることを理解されたい。“ソース”、“ドレイン”及び
“ゲート”は、単に記載したトランジスタの端子を識別
する目的で使用したに過ぎない。若干の電界効果トラン
ジスタの“ソース”端子と“ドレイン”端子とは互換可
能であり、これらの用語は他の技術の対応素子を適用し
た場合の“エミッタ”、“コレクタ”、“ベース”、及
び“陰極”、“陽極”、“格子”等と同義であることも
理解されたい。
【００１３】電流源１９、４０はどのような適当な形状
であっても差し支えないが、図２に示すように固定され
た入力バイアス電流ＩBIASに結合された並列のカレント
ミラーによって実現すると有利である。図示の配列は負
の源、即ち“シンク”であって、ソースが接地され、ド
レイン及びゲートがＩBIASに接続されているダイオード
接続されたＮＭＯＳトランジスタ７２によって確立され
た第１の電流経路７１を有している。各対応経路７３、
７４はそれぞれ、整合したトランジスタ対副回路１１及
び１２を接地に結合する。即ち整合したＮＭＯＳトラン
ジスタ７６、７７のソースはそれぞれ接地され、ゲート
はトランジスタ７２のゲート・ドレイン接続に接続さ
れ、そしてドレインはそれぞれ対をなしたトランジスタ
１６と１８、及び３８と３９のソースに接続されてい
る。整合したトランジスタ７６、７７をこのように接続
すると同一の電流が電流経路７３、７４に流れ、ＶOUT
端子３５に現れる出力電圧は、電流経路７３、７４内の
電流がどのように経路３３、３４、及び４４、４５に分
割されて経路３１と３２との間に電流差をもたらすかに
依存するようになる。ＶDD、ＶREF 、接地等は例示に過
ぎず、二電源を使用する実施例等も同じように実現可能
であることも理解されたい。更に、基準電圧端子６２
は、外部から印加される基準電圧を受けるための端子と
して示したが、基準電圧は必ずしも外部から印加する必
要はなく、内部で発生させた基準電圧でも十分である。
本発明が関連する分野に精通していれば、以下の実施の
態様に記載されている本発明の思想及び範囲から逸脱す
ることなく、上述した実施例に対する更に他の置換及び
変更を考案することが可能であろう。
であっても差し支えないが、図２に示すように固定され
た入力バイアス電流ＩBIASに結合された並列のカレント
ミラーによって実現すると有利である。図示の配列は負
の源、即ち“シンク”であって、ソースが接地され、ド
レイン及びゲートがＩBIASに接続されているダイオード
接続されたＮＭＯＳトランジスタ７２によって確立され
た第１の電流経路７１を有している。各対応経路７３、
７４はそれぞれ、整合したトランジスタ対副回路１１及
び１２を接地に結合する。即ち整合したＮＭＯＳトラン
ジスタ７６、７７のソースはそれぞれ接地され、ゲート
はトランジスタ７２のゲート・ドレイン接続に接続さ
れ、そしてドレインはそれぞれ対をなしたトランジスタ
１６と１８、及び３８と３９のソースに接続されてい
る。整合したトランジスタ７６、７７をこのように接続
すると同一の電流が電流経路７３、７４に流れ、ＶOUT
端子３５に現れる出力電圧は、電流経路７３、７４内の
電流がどのように経路３３、３４、及び４４、４５に分
割されて経路３１と３２との間に電流差をもたらすかに
依存するようになる。ＶDD、ＶREF 、接地等は例示に過
ぎず、二電源を使用する実施例等も同じように実現可能
であることも理解されたい。更に、基準電圧端子６２
は、外部から印加される基準電圧を受けるための端子と
して示したが、基準電圧は必ずしも外部から印加する必
要はなく、内部で発生させた基準電圧でも十分である。
本発明が関連する分野に精通していれば、以下の実施の
態様に記載されている本発明の思想及び範囲から逸脱す
ることなく、上述した実施例に対する更に他の置換及び
変更を考案することが可能であろう。
【００１４】以上の記載に関連して、以下の各項を開示
する。 （１） 同相電圧を有する第１及び第２の入力電圧を受
ける第１及び第２の入力端子と、出力端子と、第１及び
第２の電源端子と、基準電圧信号を受ける基準電圧端子
と、上記第１の電源端子に結合されている第１の端子
と、上記第１の入力端子に結合されている第２の端子
と、第３の端子とを有する第１のトランジスタと、上記
第１の電源端子に結合されている第１の端子と、上記第
２の入力端子に結合されている第２の端子と、第３の端
子とを有する第２のトランジスタとからなる第１の対の
整合したトランジスタと、上記第１及び第２のトランジ
スタの上記第３の端子と上記第２の電源端子との間に結
合されている第１の電流源と、上記第１の電源端子に結
合されている第１の端子と、第２の端子と、第３の端子
とを有する第３のトランジスタと、上記第１の電源端子
に結合されている第１の端子と、第２の端子と、第３の
端子とを有する第４のトランジスタとからなる第２の対
の整合したトランジスタと、上記第３及び第４のトラン
ジスタの上記第３の端子と上記第２の電源端子との間に
結合されている第２の電流源と、上記第１及び第２の入
力端子と上記基準電圧端子とに結合され、上記基準電圧
端子に印加された上記基準電圧信号によって決定される
電圧と上記第１及び第２の入力信号の同相電圧によって
決定される同相電圧とを有する第１及び第２のオフセッ
ト電圧信号をそれぞれ上記第３及び第４のトランジスタ
の上記第２の端子に印加する手段と、上記第１及び第２
のトランジスタ対と上記出力端子とに結合され、上記第
１及び第２のオフセット電圧信号によって決定される大
きさだけオフセットした上記第１及び第２の入力電圧信
号の相対的な値を表す出力電圧信号を上記出力端子に生
成する出力段手段とを備えていることを特徴とするコン
パレータ回路。 （２） 上記第１及び第２のオフセット電圧信号を印加
する手段は、上記第１及び第２の入力端子に結合されて
いて第１の同相電圧決定ノードを有する第１の分圧回路
と、上記第３及び第４のトランジスタの上記第２の端子
に結合されていて第２の同相電圧決定ノードを有する第
２の分圧回路と、上記第１及び第２の同相電圧決定ノー
ドの間に結合されていて上記第２の同相電圧決定ノード
の電圧を上記第１の同相電圧決定ノードの電圧に追随せ
しめる第１の電圧フォロア手段とを備えている上記
（１）項に記載のコンパレータ。 （３） 上記第１の電圧フォロア手段は第１の演算増幅
器を備え、上記第１の演算増幅器の第１の入力端子は上
記第１の同相電圧決定ノードに結合され、第２の入力端
子は上記第２の同相電圧決定ノードに結合されている上
記（２）項に記載のコンパレータ。 （４） 上記第１の電圧フォロア手段は第５のトランジ
スタをも備え、上記第５のトランジスタの第１の端子は
上記第１の電源端子に結合され、第２の端子は上記第１
の演算増幅器の出力端子に結合され、そして第３の端子
は上記第２の分圧回路に結合されている上記（３）項に
記載のコンパレータ。 （５） 上記第２の分圧回路は第１の抵抗と、第２の抵
抗とを備え、上記第１の抵抗の第１の端は上記第５のト
ランジスタの上記第３の端子と上記第３及び第４のトラ
ンジスタの一方の上記第２の端子とに接続され、第２の
端は上記第２の同相電圧決定ノードに接続され、第２の
抵抗の第１の端は上記第２の同相電圧決定ノードに接続
され、上記第２の端は上記第３及び第４のトランジスタ
の他方の上記第２の端子に接続されている上記（４）項
に記載のコンパレータ。 （６） 上記第１及び第２のオフセット電圧信号を印加
する手段は、上記第３及び第４のトランジスタの上記他
方の上記第２の端子と上記第２の電源端子との間に結合
されている第３の抵抗と、上記基準電圧入力端子と上記
第３の抵抗との間に結合されていて上記第３の抵抗にま
たがって上記基準電圧を印加する手段をも備えている上
記（５）項に記載のコンパレータ。 （７） 上記第３の抵抗にまたがって上記基準電圧を印
加する手段は、上記基準電圧端子と上記第３の抵抗の一
方の端との間に結合されている第２の電圧フォロア手段
を備えている上記（６）項に記載のコンパレータ。 （８） 上記第２の電圧フォロア手段は第２の演算増幅
器を備え、上記第２の演算増幅器の第１の入力端子は上
記基準電圧入力端子に結合され、第２の入力端子は上記
第３の抵抗の上記一方の端に結合されている上記（７）
項に記載のコンパレータ。 （９） 上記第２の電圧フォロア手段は第６のトランジ
スタをも備え、上記第６のトランジスタの第１の端子は
上記第２の抵抗の上記第２の端に結合され、第２の端子
は上記第２の演算増幅器の出力端子に結合され、そして
第３の端子は上記第３の抵抗の上記一方の端に接続され
ている上記（８）項に記載のコンパレータ。 （１０） 上記第１の電圧フォロア手段は第１の演算増
幅器を備え、上記第１の演算増幅器の第１の入力端子は
上記第１の同相電圧決定ノードに結合され、出力は上記
第２の同相電圧決定ノードの電圧を制御するように結合
されている上記（２）項に記載のコンパレータ。 （１１） 上記第２の電圧フォロア手段は、抵抗と、第
１の入力端子が上記基準電圧入力端子に結合され出力が
上記抵抗を通る電流を制御するように結合されている第
２の演算増幅器と、上記抵抗に結合されていて上記第２
の分圧回路を流れる電流が上記抵抗を流れる電流の鏡映
であるようにする手段とを備えている上記（１０）項に
記載のコンパレータ。 （１２） 上記第１の電流源は、バイアス電圧入力端子
と、上記バイアス電圧入力端子と上記第２の電源端子と
の間に結合されている第１のカレントミラー副回路とを
備えている上記（１）項に記載のコンパレータ。 （１３） 上記第２の電流源は、上記バイアス電圧入力
端子と上記第２の電源端子との間に結合されている第２
のカレントミラー副回路とを備えている上記（１２）項
に記載のコンパレータ。 （１４） 上記第１及び第３のトランジスタに電流を流
すための第１の電流経路が確立され、上記第２及び第４
のトランジスタに電流を流すための第２の電流経路が確
立され、そして上記出力段手段は上記第１及び第２の電
流経路を流れる電流の差を上記出力端子に現れる電圧信
号に変換する手段を備えている上記（１）項に記載のコ
ンパレータ。 （１５）上記出力段手段は、上記第１及び第２のトラン
ジスタの第１の端子と上記出力端子との間にそれぞれ結
合されている第１及び第２のカレントミラー副回路を備
えている上記（１４）項に記載のコンパレータ。 （１６）上記第１のカレントミラー副回路は上記第１の
トランジスタと上記第１の電源端子との間に結合されて
いる第１の対のミラー用トランジスタを備え、上記第２
のカレントミラー副回路は上記第２のトランジスタと上
記第１の電源端子との間に結合されている第２の対のミ
ラー用トランジスタを備え、そして上記出力段手段は上
記第１及び第２の対のミラー用トランジスタを結合して
いる第３の対のミラー用トランジスタをも備えている上
記（１５）項に記載のコンパレータ。 （１７）第１及び第２の電流チャネルをそれぞれ限定す
る第１及び第２の端子と、第１及び第２の入力電圧信号
をそれぞれ受けて上記第１及び第２の電流チャネルを流
れる個々の電流を制御する第３の端子とを有する第１及
び第２のトランジスタと、第３及び第４の電流チャネル
をそれぞれ限定する第１及び第２の端子と、第１及び第
２のオフセット電圧信号をそれぞれ受けて上記第３及び
第４の電流チャネルを流れる個々の電流を制御する第３
の端子とを有する第３及び第４のトランジスタと、上記
第１、第２、第３、及び第４のトランジスタに結合さ
れ、上記第１及び第２の電流チャネルを通して第１の所
与の組合わせ電流を流し、そして上記第３及び第４の電
流チャネルを通して第２の所与の組合わせ電流を流す電
流源副回路と、上記第１及び第２のトランジスタの上記
第３の端子と上記第３及び第４のトランジスタの上記第
３の端子とに結合され、上記第１及び第２のトランジス
タの上記第３の端子が受けた上記第１及び第２の入力電
圧に応答して上記第３及び第４のトランジスタの上記第
３の端子に第１及び第２のオフセット電圧信号を印加す
るようになっており、上記第１及び第２のオフセット電
圧信号を、上記第１及び第２の入力電圧信号の同相電圧
に追随する同相電圧と共に印加するように構成されてい
るオフセット電圧制御副回路と、上記第１、第２、第
３、及び第４のトランジスタに結合され、上記第１及び
第３の電流チャネル内を流れる組合わせ電流と、上記第
２及び第４の電流チャネル内を流れる組合わせ電流との
間の比較を表す電圧出力信号を生成する出力段副回路と
を備えていることを特徴とするコンパレータ回路。 （１８）上記第１、第２、第３、及び第４のトランジス
タは、共通半導体回路要素上に整合した構成形態パラメ
タを使用して形成され、上記電流源副回路は、同一の第
１及び第２の所与の組合わせ電流を流すように構成され
ている上記（１７）項に記載のコンパレータ。 （１９）上記オフセット電圧制御副回路は、上記第１及
び第２のトランジスタの第３の端子にまたがって結合さ
れている第１の分圧回路と、上記第３及び第４のトラン
ジスタの第３の端子にまたがって結合されている第２の
分圧回路と、上記第１及び第２の分圧回路のそれぞれの
端に発生する電圧を同一の同相電圧に維持するように結
合されている電圧フォロア副回路とを備えている上記
（１７）項に記載のコンパレータ。 （２０）第１及び第２の電圧入力端子を有するコンパレ
ータ回路にオフセット電圧差を印加するオフセット電圧
制御回路において、上記第１及び第２の電圧入力端子か
ら第１及び第２の入力電圧信号を受ける両端と、上記受
けた第１及び第２の電圧入力信号に基づいて入力電圧同
相信号を供給する第１の中心ノードとを有する第１の直
列抵抗接続と、第１及び第２のオフセット電圧信号を供
給する両端と、上記第１及び第２のオフセット電圧信号
のための同相信号を設定する第２の中心ノードとを有す
る第２の直列抵抗接続と、上記第１と第２の中心ノード
とを結合し、上記第２の中心ノードの電圧を上記第１の
中心ノードの電圧に追随せしめる第１の電圧フォロア
と、基準電圧信号を受ける参照電圧端子と、抵抗と、上
記基準電圧端子と上記抵抗とを結合し、上記基準電圧信
号を上記抵抗に印加して上記抵抗を通る所与の基準電流
信号を限定する第２の電圧フォロアと、上記抵抗と上記
第２の抵抗接続とを結合して上記所与の基準電流信号が
上記第２の直列抵抗接続を流れるようにさせ、上記基準
電圧信号に基づいて上記第１及び第２のオフセット電圧
信号間のオフセット電圧差を設定する電流転送副回路と
を備えていることを特徴とするオフセット電圧制御回
路。 （２１）コンパレータ（１０）は、第１及び第２の整合
した対のトランジスタ（１６、１８）の経路（３３、３
４）を流れる電流を制御するように接続されている電圧
入力端子（２０、２２）と、第３及び第４の整合した対
のトランジスタ（３８、３９）の並列経路（４４、４
５）を流れる電流を制御するように接続されているオフ
セット電流制御副回路（４３）の出力端子（４１、４
２）とを有している。副回路（４３）は、端子（４１、
４２）に印加されるオフセットした同相電圧差を端子
（２０、２２）に印加される入力同相電圧に追随せしめ
るように接続されている第１の電圧フォロア（４７）
と、オフセット電圧差の値を基準電圧ノード（６２）に
印加される電圧に従って限定するように接続されている
第２の電圧フォロア（４８）とを含む。開示した実施例
では、電圧フォロア（４７）は演算増幅器であり、その
入力は端子（２０、２２）にまたがって接続されている
直列抵抗接続分圧回路（５８、５９）の中心ノードに接
続され、その出力は端子（４１、４２）にまたがって接
続されている別の直列抵抗接続分圧回路（５１、５２）
の対応する中心ノード（５６）の電圧を制御するように
接続されている。電圧フォロア（４８）は演算増幅器で
あり、その入力は基準電圧端子（６２）に接続され、そ
の出力は端子（４１、４２）にまたがる電圧差を制御す
るように接続されている。
する。 （１） 同相電圧を有する第１及び第２の入力電圧を受
ける第１及び第２の入力端子と、出力端子と、第１及び
第２の電源端子と、基準電圧信号を受ける基準電圧端子
と、上記第１の電源端子に結合されている第１の端子
と、上記第１の入力端子に結合されている第２の端子
と、第３の端子とを有する第１のトランジスタと、上記
第１の電源端子に結合されている第１の端子と、上記第
２の入力端子に結合されている第２の端子と、第３の端
子とを有する第２のトランジスタとからなる第１の対の
整合したトランジスタと、上記第１及び第２のトランジ
スタの上記第３の端子と上記第２の電源端子との間に結
合されている第１の電流源と、上記第１の電源端子に結
合されている第１の端子と、第２の端子と、第３の端子
とを有する第３のトランジスタと、上記第１の電源端子
に結合されている第１の端子と、第２の端子と、第３の
端子とを有する第４のトランジスタとからなる第２の対
の整合したトランジスタと、上記第３及び第４のトラン
ジスタの上記第３の端子と上記第２の電源端子との間に
結合されている第２の電流源と、上記第１及び第２の入
力端子と上記基準電圧端子とに結合され、上記基準電圧
端子に印加された上記基準電圧信号によって決定される
電圧と上記第１及び第２の入力信号の同相電圧によって
決定される同相電圧とを有する第１及び第２のオフセッ
ト電圧信号をそれぞれ上記第３及び第４のトランジスタ
の上記第２の端子に印加する手段と、上記第１及び第２
のトランジスタ対と上記出力端子とに結合され、上記第
１及び第２のオフセット電圧信号によって決定される大
きさだけオフセットした上記第１及び第２の入力電圧信
号の相対的な値を表す出力電圧信号を上記出力端子に生
成する出力段手段とを備えていることを特徴とするコン
パレータ回路。 （２） 上記第１及び第２のオフセット電圧信号を印加
する手段は、上記第１及び第２の入力端子に結合されて
いて第１の同相電圧決定ノードを有する第１の分圧回路
と、上記第３及び第４のトランジスタの上記第２の端子
に結合されていて第２の同相電圧決定ノードを有する第
２の分圧回路と、上記第１及び第２の同相電圧決定ノー
ドの間に結合されていて上記第２の同相電圧決定ノード
の電圧を上記第１の同相電圧決定ノードの電圧に追随せ
しめる第１の電圧フォロア手段とを備えている上記
（１）項に記載のコンパレータ。 （３） 上記第１の電圧フォロア手段は第１の演算増幅
器を備え、上記第１の演算増幅器の第１の入力端子は上
記第１の同相電圧決定ノードに結合され、第２の入力端
子は上記第２の同相電圧決定ノードに結合されている上
記（２）項に記載のコンパレータ。 （４） 上記第１の電圧フォロア手段は第５のトランジ
スタをも備え、上記第５のトランジスタの第１の端子は
上記第１の電源端子に結合され、第２の端子は上記第１
の演算増幅器の出力端子に結合され、そして第３の端子
は上記第２の分圧回路に結合されている上記（３）項に
記載のコンパレータ。 （５） 上記第２の分圧回路は第１の抵抗と、第２の抵
抗とを備え、上記第１の抵抗の第１の端は上記第５のト
ランジスタの上記第３の端子と上記第３及び第４のトラ
ンジスタの一方の上記第２の端子とに接続され、第２の
端は上記第２の同相電圧決定ノードに接続され、第２の
抵抗の第１の端は上記第２の同相電圧決定ノードに接続
され、上記第２の端は上記第３及び第４のトランジスタ
の他方の上記第２の端子に接続されている上記（４）項
に記載のコンパレータ。 （６） 上記第１及び第２のオフセット電圧信号を印加
する手段は、上記第３及び第４のトランジスタの上記他
方の上記第２の端子と上記第２の電源端子との間に結合
されている第３の抵抗と、上記基準電圧入力端子と上記
第３の抵抗との間に結合されていて上記第３の抵抗にま
たがって上記基準電圧を印加する手段をも備えている上
記（５）項に記載のコンパレータ。 （７） 上記第３の抵抗にまたがって上記基準電圧を印
加する手段は、上記基準電圧端子と上記第３の抵抗の一
方の端との間に結合されている第２の電圧フォロア手段
を備えている上記（６）項に記載のコンパレータ。 （８） 上記第２の電圧フォロア手段は第２の演算増幅
器を備え、上記第２の演算増幅器の第１の入力端子は上
記基準電圧入力端子に結合され、第２の入力端子は上記
第３の抵抗の上記一方の端に結合されている上記（７）
項に記載のコンパレータ。 （９） 上記第２の電圧フォロア手段は第６のトランジ
スタをも備え、上記第６のトランジスタの第１の端子は
上記第２の抵抗の上記第２の端に結合され、第２の端子
は上記第２の演算増幅器の出力端子に結合され、そして
第３の端子は上記第３の抵抗の上記一方の端に接続され
ている上記（８）項に記載のコンパレータ。 （１０） 上記第１の電圧フォロア手段は第１の演算増
幅器を備え、上記第１の演算増幅器の第１の入力端子は
上記第１の同相電圧決定ノードに結合され、出力は上記
第２の同相電圧決定ノードの電圧を制御するように結合
されている上記（２）項に記載のコンパレータ。 （１１） 上記第２の電圧フォロア手段は、抵抗と、第
１の入力端子が上記基準電圧入力端子に結合され出力が
上記抵抗を通る電流を制御するように結合されている第
２の演算増幅器と、上記抵抗に結合されていて上記第２
の分圧回路を流れる電流が上記抵抗を流れる電流の鏡映
であるようにする手段とを備えている上記（１０）項に
記載のコンパレータ。 （１２） 上記第１の電流源は、バイアス電圧入力端子
と、上記バイアス電圧入力端子と上記第２の電源端子と
の間に結合されている第１のカレントミラー副回路とを
備えている上記（１）項に記載のコンパレータ。 （１３） 上記第２の電流源は、上記バイアス電圧入力
端子と上記第２の電源端子との間に結合されている第２
のカレントミラー副回路とを備えている上記（１２）項
に記載のコンパレータ。 （１４） 上記第１及び第３のトランジスタに電流を流
すための第１の電流経路が確立され、上記第２及び第４
のトランジスタに電流を流すための第２の電流経路が確
立され、そして上記出力段手段は上記第１及び第２の電
流経路を流れる電流の差を上記出力端子に現れる電圧信
号に変換する手段を備えている上記（１）項に記載のコ
ンパレータ。 （１５）上記出力段手段は、上記第１及び第２のトラン
ジスタの第１の端子と上記出力端子との間にそれぞれ結
合されている第１及び第２のカレントミラー副回路を備
えている上記（１４）項に記載のコンパレータ。 （１６）上記第１のカレントミラー副回路は上記第１の
トランジスタと上記第１の電源端子との間に結合されて
いる第１の対のミラー用トランジスタを備え、上記第２
のカレントミラー副回路は上記第２のトランジスタと上
記第１の電源端子との間に結合されている第２の対のミ
ラー用トランジスタを備え、そして上記出力段手段は上
記第１及び第２の対のミラー用トランジスタを結合して
いる第３の対のミラー用トランジスタをも備えている上
記（１５）項に記載のコンパレータ。 （１７）第１及び第２の電流チャネルをそれぞれ限定す
る第１及び第２の端子と、第１及び第２の入力電圧信号
をそれぞれ受けて上記第１及び第２の電流チャネルを流
れる個々の電流を制御する第３の端子とを有する第１及
び第２のトランジスタと、第３及び第４の電流チャネル
をそれぞれ限定する第１及び第２の端子と、第１及び第
２のオフセット電圧信号をそれぞれ受けて上記第３及び
第４の電流チャネルを流れる個々の電流を制御する第３
の端子とを有する第３及び第４のトランジスタと、上記
第１、第２、第３、及び第４のトランジスタに結合さ
れ、上記第１及び第２の電流チャネルを通して第１の所
与の組合わせ電流を流し、そして上記第３及び第４の電
流チャネルを通して第２の所与の組合わせ電流を流す電
流源副回路と、上記第１及び第２のトランジスタの上記
第３の端子と上記第３及び第４のトランジスタの上記第
３の端子とに結合され、上記第１及び第２のトランジス
タの上記第３の端子が受けた上記第１及び第２の入力電
圧に応答して上記第３及び第４のトランジスタの上記第
３の端子に第１及び第２のオフセット電圧信号を印加す
るようになっており、上記第１及び第２のオフセット電
圧信号を、上記第１及び第２の入力電圧信号の同相電圧
に追随する同相電圧と共に印加するように構成されてい
るオフセット電圧制御副回路と、上記第１、第２、第
３、及び第４のトランジスタに結合され、上記第１及び
第３の電流チャネル内を流れる組合わせ電流と、上記第
２及び第４の電流チャネル内を流れる組合わせ電流との
間の比較を表す電圧出力信号を生成する出力段副回路と
を備えていることを特徴とするコンパレータ回路。 （１８）上記第１、第２、第３、及び第４のトランジス
タは、共通半導体回路要素上に整合した構成形態パラメ
タを使用して形成され、上記電流源副回路は、同一の第
１及び第２の所与の組合わせ電流を流すように構成され
ている上記（１７）項に記載のコンパレータ。 （１９）上記オフセット電圧制御副回路は、上記第１及
び第２のトランジスタの第３の端子にまたがって結合さ
れている第１の分圧回路と、上記第３及び第４のトラン
ジスタの第３の端子にまたがって結合されている第２の
分圧回路と、上記第１及び第２の分圧回路のそれぞれの
端に発生する電圧を同一の同相電圧に維持するように結
合されている電圧フォロア副回路とを備えている上記
（１７）項に記載のコンパレータ。 （２０）第１及び第２の電圧入力端子を有するコンパレ
ータ回路にオフセット電圧差を印加するオフセット電圧
制御回路において、上記第１及び第２の電圧入力端子か
ら第１及び第２の入力電圧信号を受ける両端と、上記受
けた第１及び第２の電圧入力信号に基づいて入力電圧同
相信号を供給する第１の中心ノードとを有する第１の直
列抵抗接続と、第１及び第２のオフセット電圧信号を供
給する両端と、上記第１及び第２のオフセット電圧信号
のための同相信号を設定する第２の中心ノードとを有す
る第２の直列抵抗接続と、上記第１と第２の中心ノード
とを結合し、上記第２の中心ノードの電圧を上記第１の
中心ノードの電圧に追随せしめる第１の電圧フォロア
と、基準電圧信号を受ける参照電圧端子と、抵抗と、上
記基準電圧端子と上記抵抗とを結合し、上記基準電圧信
号を上記抵抗に印加して上記抵抗を通る所与の基準電流
信号を限定する第２の電圧フォロアと、上記抵抗と上記
第２の抵抗接続とを結合して上記所与の基準電流信号が
上記第２の直列抵抗接続を流れるようにさせ、上記基準
電圧信号に基づいて上記第１及び第２のオフセット電圧
信号間のオフセット電圧差を設定する電流転送副回路と
を備えていることを特徴とするオフセット電圧制御回
路。 （２１）コンパレータ（１０）は、第１及び第２の整合
した対のトランジスタ（１６、１８）の経路（３３、３
４）を流れる電流を制御するように接続されている電圧
入力端子（２０、２２）と、第３及び第４の整合した対
のトランジスタ（３８、３９）の並列経路（４４、４
５）を流れる電流を制御するように接続されているオフ
セット電流制御副回路（４３）の出力端子（４１、４
２）とを有している。副回路（４３）は、端子（４１、
４２）に印加されるオフセットした同相電圧差を端子
（２０、２２）に印加される入力同相電圧に追随せしめ
るように接続されている第１の電圧フォロア（４７）
と、オフセット電圧差の値を基準電圧ノード（６２）に
印加される電圧に従って限定するように接続されている
第２の電圧フォロア（４８）とを含む。開示した実施例
では、電圧フォロア（４７）は演算増幅器であり、その
入力は端子（２０、２２）にまたがって接続されている
直列抵抗接続分圧回路（５８、５９）の中心ノードに接
続され、その出力は端子（４１、４２）にまたがって接
続されている別の直列抵抗接続分圧回路（５１、５２）
の対応する中心ノード（５６）の電圧を制御するように
接続されている。電圧フォロア（４８）は演算増幅器で
あり、その入力は基準電圧端子（６２）に接続され、そ
の出力は端子（４１、４２）にまたがる電圧差を制御す
るように接続されている。
【図１】本発明によるコンパレータ電気回路のブロック
線図である。
線図である。
【図２】図１のコンパレータの実施例の一形状の回路図
である。
である。
【図３】図２のコンパレータのオフセット電圧制御副回
路成分の代替形状を示す図である。
路成分の代替形状を示す図である。
１０ コンパレータ １１、１２ トランジスタ対 １４ 高電圧電源端子（ＶDD） １５ 低電圧電源端子（接地） １７ 出力スイッチング副回路 １９ 電流源 ２０、２２ 入力端子（ＶIN） ３５ 出力ノード（ＶOUT ） ４０ 電流源 ４３ オフセット電圧制御副回路 ４７、４８ 演算増幅器
Claims (1)
- 【請求項１】 同相電圧を有する第１及び第２の入力電
圧を受ける第１及び第２の入力端子と、 出力端子と、 第１及び第２の電源端子と、 基準電圧信号を受ける基準電圧端子と、 上記第１の電源端子に結合されている第１の端子と、上
記第１の入力端子に結合されている第２の端子と、第３
の端子とを有する第１のトランジスタと、上記第１の電
源端子に結合されている第１の端子と、上記第２の入力
端子に結合されている第２の端子と、第３の端子とを有
する第２のトランジスタとからなる第１の対の整合した
トランジスタと、 上記第１及び第２のトランジスタの上記第３の端子と上
記第２の電源端子との間に結合されている第１の電流源
と、 上記第１の電源端子に結合されている第１の端子と、第
２の端子と、第３の端子とを有する第３のトランジスタ
と、上記第１の電源端子に結合されている第１の端子
と、第２の端子と、第３の端子とを有する第４のトラン
ジスタとからなる第２の対の整合したトランジスタと、 上記第３及び第４のトランジスタの上記第３の端子と上
記第２の電源端子との間に結合されている第２の電流源
と、 上記第１及び第２の入力端子と上記基準電圧端子とに結
合され、上記基準電圧端子に印加された上記基準電圧信
号によって決定される電圧と上記第１及び第２の入力信
号の同相電圧によって決定される同相電圧とを有する第
１及び第２のオフセット電圧信号をそれぞれ上記第３及
び第４のトランジスタの上記第２の端子に印加する手段
と、 上記第１及び第２のトランジスタ対と上記出力端子とに
結合され、上記第１及び第２のオフセット電圧信号によ
って決定される大きさだけオフセットした上記第１及び
第２の入力電圧信号の相対的な値を表す出力電圧信号を
上記出力端子に生成する出力段手段とを備えていること
を特徴とするコンパレータ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/307140 | 1994-09-16 | ||
| US08/307,140 US5517134A (en) | 1994-09-16 | 1994-09-16 | Offset comparator with common mode voltage stability |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08116243A true JPH08116243A (ja) | 1996-05-07 |
| JP3549302B2 JP3549302B2 (ja) | 2004-08-04 |
Family
ID=23188414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23669295A Expired - Fee Related JP3549302B2 (ja) | 1994-09-16 | 1995-09-14 | 同相電圧安定度を有するオフセットコンパレータ |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5517134A (ja) |
| JP (1) | JP3549302B2 (ja) |
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