JP2009194599A - 電圧比較回路、その電圧比較回路を有する半導体集積回路及び電子機器 - Google Patents
電圧比較回路、その電圧比較回路を有する半導体集積回路及び電子機器 Download PDFInfo
- Publication number
- JP2009194599A JP2009194599A JP2008032706A JP2008032706A JP2009194599A JP 2009194599 A JP2009194599 A JP 2009194599A JP 2008032706 A JP2008032706 A JP 2008032706A JP 2008032706 A JP2008032706 A JP 2008032706A JP 2009194599 A JP2009194599 A JP 2009194599A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- current
- input
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45101—Control of the DC level being present
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45354—Indexing scheme relating to differential amplifiers the AAC comprising offset means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45392—Indexing scheme relating to differential amplifiers the AAC comprising resistors in the source circuit of the AAC before the common source coupling
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45674—Indexing scheme relating to differential amplifiers the LC comprising one current mirror
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Abstract
【解決手段】定電流回路12と差動入力回路11の一方の入力トランジスタM1との間に接続された抵抗R1を備え、電流制御回路4によって、該抵抗R1の両端電圧差が基準電圧Vrefの所定値Vaで一定になるように、各入力トランジスタM1及びM2にバイアス電流を供給する定電流回路12をなすPMOSトランジスタM3から出力される電流が制御されるようにした。
【選択図】図1
Description
制御電極に前記各入力信号が対応して入力される、差動対をなす第1入力トランジスタ及び第2入力トランジスタ、入力された制御信号に応じた第1定電流を生成して該第1入力トランジスタ及び第2入力トランジスタにそれぞれ供給する定電流回路部、及び前記定電流回路部と第1入力トランジスタとの間に接続された第1抵抗を有する1つ以上の差動増幅回路部と、
前記定電流回路部の動作制御を行い、生成される前記第1定電流の電流値の制御を行う電流制御回路部と、
を備え、
前記電流制御回路部は、前記第1抵抗の両端電圧差が前記所定値になるように前記定電流回路部で生成される第1定電流の電流値を制御するものである。
前記定電流回路部から出力される第1定電流に比例した比例電流を生成し出力する比例電流生成回路と、
該比例電流生成回路から出力された前記比例電流が流れる第2抵抗と、
該第2抵抗の両端電圧差を算出して出力する引き算回路と、
該引き算回路から出力された電圧が所定の基準電圧と同じ電圧になるように前記定電流回路部及び前記比例電流生成回路の動作制御を行う制御回路と、
を備えるようにした。
前記電流制御回路部は、
前記第2抵抗に直列に接続された、常時オンして導通状態になるように制御電極に信号が入力された第3トランジスタと、
該第3トランジスタの負荷をなす第3負荷回路と、
を備えるようにした。
前記定電流回路部から出力される第1定電流に比例した比例電流を生成し出力する比例電流生成回路と、
該比例電流生成回路から出力された電流が流れる第2抵抗と、
該第2抵抗の両端電圧差が所定の基準電圧と同じ電圧になるように、前記比例電流生成回路から出力された電流の該第2抵抗へ流れる電流値を制御する制御回路と、
を備え、
前記定電流回路部は、前記比例電流生成回路から出力される電流に比例した前記第1定電流を生成して出力するようにしてもよい。
前記第1抵抗を短絡させるための第1スイッチ手段と、
前記第3抵抗を短絡させるための第2スイッチ手段と、
を備え、
前記第1スイッチ手段及び第2スイッチ手段は、前記検出結果を示す2値の信号に応じて相反するスイッチング動作を行うようにした。
第1の実施の形態.
図1は、本発明の第1の実施の形態における電圧比較回路の回路構成例を示した図である。
図1の電圧比較回路1は、対応する入力端に入力された入力信号D+及びD−の電圧差が所定値Va以上になったか否かを示す出力信号Soutを生成して出力端子OUTから出力する、オフセットを有する電圧比較回路である。
電圧比較回路1は、入力信号D+及びD−が対応する入力端に入力された差動増幅回路2と、差動増幅回路2の出力信号を増幅して出力する増幅回路3と、差動増幅回路2と増幅回路3にそれぞれ流れる各バイアス電流の制御を行う電流制御回路4とを備えている。
定電流回路12の電流出力端と入力トランジスタM1のソースとの間には抵抗R1が接続され、入力トランジスタM1のドレインと接地電圧GNDとの間に負荷回路13が接続されており、入力トランジスタM1のゲートに入力信号D+が入力されている。
電流制御回路4は、入力信号D+とD−の電圧差が所定値Vaを超えると、出力信号Soutの信号レベルが反転するように、定電流回路12から供給される電流2×iの1/2の電流iが抵抗R1に流れるときに発生する電圧降下(i×R)が所定値Vaになるように、定電流回路12に対して出力電流2×iの電流値を制御する。
図2において、電流制御回路4は、PMOSトランジスタM4,M5、NMOSトランジスタM6、抵抗値Rの抵抗R2、引き算回路15、演算増幅回路16及び所定値Vaの基準電圧Vrefを生成して出力する基準電圧源17で構成されている。また、定電流回路12はPMOSトランジスタM3で、負荷回路13はNMOSランジスタM7で、負荷回路14はNMOSトランジスタM8でそれぞれ構成されており、NMOSトランジスタM7及びM8はカレントミラー回路を形成している。増幅回路3は、PMOSトランジスタM11、NMOSトランジスタM12及びインバータ21で構成されている。
増幅回路3において、電源電圧VDDと接地電圧GNDとの間にはPMOSトランジスタM11とNMOSトランジスタM12が直列に接続され、PMOSトランジスタM11のゲートは演算増幅回路16の出力端に接続され、NMOSトランジスタM12のゲートは、入力トランジスタM2のドレインとNMOSトランジスタM8のドレインとの接続部に接続されている。PMOSトランジスタM11とNMOSトランジスタM12との接続部は、インバータ21の入力端に接続され、インバータ21の出力端は出力端子OUTに接続されている。
また、電圧比較回路1のオフセット値を正確に電圧値Vaにするためには、抵抗R1とR2との抵抗値の比を精度よくする必要があるが、こちらも、同一シリコン上に製造することで比較的簡単に該抵抗値の比を精度よくすることができることからも、精度がよいオフセット付きの電圧比較回路1を簡単に得られることが分かる。
また、図2では、説明を分かりやすくするために、入力トランジスタM1及びM2のチャネル長変調効果λの影響を無視して説明したが、MOSトランジスタのソース‐ドレイン間に流れる電流idsは、下記(1)式のように示すことができる。
ids=β/2×W/L×(Vgs−Vth)2×(1+λ×Vds)………………(1)
しかし、この場合、電圧比較回路1の応答速度が若干低下するため、抵抗値Rをなるべく小さくして電流iの電流値をなるべく大きくし、電圧比較回路1の検出速度が所望の値になるように調整する必要がある。
図6において、電流制御回路4は、PMOSトランジスタM4,M5,M15、NMOSトランジスタM6,M16、抵抗値Rの抵抗R2、引き算回路15、演算増幅回路16及び基準電圧源17で構成されている。
PMOSトランジスタM4及びM15はカレントミラー回路を形成しており、PMOSトランジスタM4及びM15において、各ソースは電源電圧VDDにそれぞれ接続され、各ゲートが接続されて該接続部はPMOSトランジスタM15のドレインと、PMOSトランジスタM3及びM11の各ゲートにそれぞれ接続されている。
図7において、引き算回路15は、入力電圧V1から入力電圧V2を減算した電圧(V1−V2)を生成して出力するものであり、PMOSトランジスタM21と、演算増幅回路31と、抵抗R21,R22とで構成されている。
演算増幅回路31の反転入力端には、抵抗R22を介して入力電圧V1が入力されており、演算増幅回路31の非反転入力端には入力電圧V2が入力されている。演算増幅回路31の反転入力端と接地電圧GNDとの間に、PMOSトランジスタM21と抵抗R21が直列に接続され、PMOSトランジスタM21のゲートは演算増幅回路31の出力端に接続されている。PMOSトランジスタM21と抵抗R21との接続部から出力電圧(V1−V2)が出力される。
図8において、引き算回路15は、入力電圧V1から入力電圧V2を減算した電圧(V1−V2)を生成して出力するものであり、演算増幅回路31と、抵抗R25〜R28とで構成されている。
演算増幅回路31の反転入力端には、抵抗R26を介して入力電圧V1が入力されており、入力電圧V2と接地電圧GNDとの間には抵抗R27と抵抗R28が直列に接続されている。抵抗R27と抵抗R28との接続部は演算増幅回路31の非反転入力端に接続され、演算増幅回路31の反転入力端と出力端との間に抵抗R25が接続されている。演算増幅回路31の出力端から出力電圧(V1−V2)が出力される。
図9における図2との相違点は、電流制御回路4の回路を変えたことにある。
図9の電流制御回路4において、PMOSトランジスタM4は、PMOSトランジスタM3及びM11と共にカレントミラー回路を形成しており、PMOSトランジスタM4のソースは電源電圧VDDに接続され、PMOSトランジスタM4のゲートは、ドレインに接続されると共にPMOSトランジスタM3及びM11の各ゲートにそれぞれ接続されている。
PMOSトランジスタM3のドレインとPMOSトランジスタM2のソースとの間に抵抗R11を接続し、抵抗R1にはスイッチSW1が、抵抗R11にはスイッチSW2がそれぞれ並列に接続されている。
2 差動増幅回路
3 増幅回路
4 電流制御回路
11 差動入力回路
12 定電流回路
13,14 負荷回路
15 引き算回路
16,31 演算増幅回路
17 基準電圧源
21,23 インバータ
22 OR回路
M1,M2 入力トランジスタ
M3〜M5,M11,M15,M21 PMOSトランジスタ
M6〜M8,M12,M16 NMOSトランジスタ
R1〜R3,R11,R21,R22,R25〜R28 抵抗
Claims (15)
- 入力された2つの入力信号の電圧差が所定値以上になったか否かの検出を行い、該検出結果を示す信号を生成して出力する電圧比較回路において、
制御電極に前記各入力信号が対応して入力される、差動対をなす第1入力トランジスタ及び第2入力トランジスタ、入力された制御信号に応じた第1定電流を生成して該第1入力トランジスタ及び第2入力トランジスタにそれぞれ供給する定電流回路部、及び前記定電流回路部と第1入力トランジスタとの間に接続された第1抵抗を有する1つ以上の差動増幅回路部と、
前記定電流回路部の動作制御を行い、生成される前記第1定電流の電流値の制御を行う電流制御回路部と、
を備え、
前記電流制御回路部は、前記第1抵抗の両端電圧差が前記所定値になるように前記定電流回路部で生成される第1定電流の電流値を制御することを特徴とする電圧比較回路。 - 前記電流制御回路部は、
前記定電流回路部から出力される第1定電流に比例した比例電流を生成し出力する比例電流生成回路と、
該比例電流生成回路から出力された前記比例電流が流れる第2抵抗と、
該第2抵抗の両端電圧差を算出して出力する引き算回路と、
該引き算回路から出力された電圧が所定の基準電圧と同じ電圧になるように前記定電流回路部及び前記比例電流生成回路の動作制御を行う制御回路と、
を備えることを特徴とする請求項1記載の電圧比較回路。 - 前記第1入力トランジスタに直列に接続された第1負荷回路と前記第2入力トランジスタに直列に接続され第2負荷回路からなり、前記差動対の負荷をなす負荷回路部を備え、
前記電流制御回路部は、
前記第2抵抗に直列に接続された、常時オンして導通状態になるように制御電極に信号が入力された第3トランジスタと、
該第3トランジスタの負荷をなす第3負荷回路と、
を備えることを特徴とする請求項2記載の電圧比較回路。 - 前記電流制御回路部は、
前記定電流回路部から出力される第1定電流に比例した比例電流を生成し出力する比例電流生成回路と、
該比例電流生成回路から出力された電流が流れる第2抵抗と、
該第2抵抗の両端電圧差が所定の基準電圧と同じ電圧になるように、前記比例電流生成回路から出力された電流の該第2抵抗へ流れる電流値を制御する制御回路と、
を備え、
前記定電流回路部は、前記比例電流生成回路から出力される電流に比例した前記第1定電流を生成して出力することを特徴とする請求項1記載の電圧比較回路。 - 前記比例電流生成回路はカレントミラー回路の入力側トランジスタからなり、前記定電流回路部は該カレントミラー回路の出力側トランジスタからなることを特徴とする請求項4記載の電圧比較回路。
- 前記第2抵抗は、前記第1抵抗と同じ抵抗値であることを特徴とする請求項2又は3記載の電圧比較回路。
- 前記第1入力トランジスタ、第2入力トランジスタ及び第3トランジスタは、それぞれ同じトランジスタサイズで同型のMOSトランジスタであることを特徴とする請求項3記載の電圧比較回路。
- 前記第1負荷回路、第2負荷回路及び第3負荷回路は、それぞれ同じトランジスタサイズで同型のMOSトランジスタからなることを特徴とする請求項3又は7記載の電圧比較回路。
- 前記定電流回路部は、制御電極に入力された前記制御回路からの制御信号に応じた電流を出力する第1トランジスタで構成され、前記比例電流生成回路は、制御電極に入力された前記制御回路からの制御信号に応じた電流を出力する第2トランジスタで構成され、該第2トランジスタは、前記第1トランジスタから出力される電流に比例した前記比例電流を出力することを特徴とする請求項2、3、6、7又は8記載の電圧比較回路。
- 前記第1トランジスタ及び第2トランジスタは、同型のMOSトランジスタであり、該第1トランジスタは、第2トランジスタの2倍のトランジスタサイズを有することを特徴とする請求項9記載の電圧比較回路。
- 前記定電流回路部と第2入力トランジスタとの間に接続された第3抵抗と、
前記第1抵抗を短絡させるための第1スイッチ手段と、
前記第3抵抗を短絡させるための第2スイッチ手段と、
を備え、
前記第1スイッチ手段及び第2スイッチ手段は、前記検出結果を示す2値の信号に応じて相反するスイッチング動作を行うことを特徴とする請求項1、2、3、4、5、6、7、8、9又は10記載の電圧比較回路。 - 前記第2入力トランジスタと第2負荷回路との間に接続された第4抵抗を備えることを特徴とする請求項1、2、3、4、5、6、7、8、9、10又は11記載の電圧比較回路。
- 複数の前記差動増幅回路部を有する場合、前記電流制御回路部は、各差動増幅回路部に対して、前記第1抵抗の両端電圧差が前記所定値になるように前記定電流回路部で生成される第1定電流の電流値を制御することを特徴とする請求項1、2、3、4、5、6、7、8、9、10、11又は12記載の電圧比較回路。
- 請求項1から13のいずれかに記載の電圧比較回路を有する半導体集積回路。
- 請求項14に記載の半導体集積回路を備えた所定の機能を有する電子機器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008032706A JP4956460B2 (ja) | 2008-02-14 | 2008-02-14 | 電圧比較回路、その電圧比較回路を有する半導体集積回路及び電子機器 |
US12/367,749 US7940036B2 (en) | 2008-02-14 | 2009-02-09 | Voltage comparison circuit, and semiconductor integrated circuit and electronic device having the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008032706A JP4956460B2 (ja) | 2008-02-14 | 2008-02-14 | 電圧比較回路、その電圧比較回路を有する半導体集積回路及び電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009194599A true JP2009194599A (ja) | 2009-08-27 |
JP4956460B2 JP4956460B2 (ja) | 2012-06-20 |
Family
ID=40954496
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008032706A Expired - Fee Related JP4956460B2 (ja) | 2008-02-14 | 2008-02-14 | 電圧比較回路、その電圧比較回路を有する半導体集積回路及び電子機器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7940036B2 (ja) |
JP (1) | JP4956460B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011061337A (ja) * | 2009-09-08 | 2011-03-24 | Ricoh Co Ltd | ヒステリシスコンパレータ |
JP2012059050A (ja) * | 2010-09-09 | 2012-03-22 | Mitsumi Electric Co Ltd | レギュレータ及びdc/dcコンバータ |
JP2014007471A (ja) * | 2012-06-21 | 2014-01-16 | Lapis Semiconductor Co Ltd | ヒステリシスコンパレータ回路及びヒステリシスコンパレータ回路の制御方法 |
US8654166B2 (en) | 2009-03-12 | 2014-02-18 | Ricoh Company, Ltd. | Receiving device, driving unit, and image forming apparatus |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8049549B2 (en) * | 2010-02-26 | 2011-11-01 | Freescale Semiconductor, Inc. | Delta phi generator with start-up circuit |
US8538362B2 (en) | 2010-07-16 | 2013-09-17 | Qualcomm Incorporated | Squelch detection circuit and method |
US8736357B2 (en) * | 2011-02-28 | 2014-05-27 | Rf Micro Devices, Inc. | Method of generating multiple current sources from a single reference resistor |
JP2013026959A (ja) * | 2011-07-25 | 2013-02-04 | Renesas Electronics Corp | 信号変換回路、その信号変換回路を備えるアイソレータ回路及び信号変換方法 |
US9817039B2 (en) * | 2011-09-29 | 2017-11-14 | Monolithic Power Systems, Inc. | Methods for sensing current in a switching regulator |
US20130271102A1 (en) * | 2012-04-12 | 2013-10-17 | Roger Lin | Power supply control structure |
US9319041B1 (en) * | 2015-04-08 | 2016-04-19 | Global Unichip Corporation | Squelch detector |
US20160322965A1 (en) * | 2015-04-30 | 2016-11-03 | Sandisk Technologies Inc. | Differential comparator with stable offset |
CN106292813B (zh) * | 2015-05-14 | 2018-11-16 | 快捷半导体(苏州)有限公司 | 迟滞比较器、集成电路及电压比较方法 |
US10886882B2 (en) * | 2019-02-01 | 2021-01-05 | M31 Technology Corporation | Load circuit of amplifier and driver circuit for supporting multiple interface standards |
FR3097387B1 (fr) | 2019-06-11 | 2021-05-28 | St Microelectronics Rousset | Procédé de polarisation d’une paire différentielle de transistors, et circuit intégré correspondant |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03198415A (ja) * | 1989-12-26 | 1991-08-29 | Sanyo Electric Co Ltd | オフセット量可変型コンパレータ |
JPH08116243A (ja) * | 1994-09-16 | 1996-05-07 | Texas Instr Inc <Ti> | 同相電圧安定度を有するオフセットコンパレータ |
US5896068A (en) * | 1996-12-12 | 1999-04-20 | Cypress Semiconductor Corp. | Voltage controlled oscillator (VCO) frequency gain compensation circuit |
JP2000232340A (ja) * | 1999-02-10 | 2000-08-22 | Nec Corp | リングオシレータ用遅延回路 |
JP2001016076A (ja) * | 1999-06-30 | 2001-01-19 | Toshiba Corp | 電圧制御発振回路 |
JP2001094418A (ja) * | 1999-09-21 | 2001-04-06 | Toshiba Corp | 電圧制御発振器 |
JP2001267896A (ja) * | 2000-03-17 | 2001-09-28 | Nec Corp | 電圧比較器 |
JP2006033197A (ja) * | 2004-07-13 | 2006-02-02 | Ricoh Co Ltd | Pll回路 |
JP2006094334A (ja) * | 2004-09-27 | 2006-04-06 | Seiko Epson Corp | 発振器及び半導体装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2695522B1 (fr) * | 1992-09-07 | 1994-12-02 | Sgs Thomson Microelectronics | Circuit convertisseur tension/courant. |
US5986481A (en) * | 1997-03-24 | 1999-11-16 | Kabushiki Kaisha Toshiba | Peak hold circuit including a constant voltage generator |
JP3926645B2 (ja) | 2002-02-22 | 2007-06-06 | 株式会社リコー | シリアルデータ検出回路 |
JP4058334B2 (ja) | 2002-12-12 | 2008-03-05 | 旭化成エレクトロニクス株式会社 | ヒステリシスコンパレータ回路 |
JP2005086646A (ja) | 2003-09-10 | 2005-03-31 | Renesas Technology Corp | スケルチ検出回路 |
JP4689473B2 (ja) * | 2005-05-16 | 2011-05-25 | シャープ株式会社 | 直流安定化電源回路 |
JP2007073543A (ja) * | 2005-09-02 | 2007-03-22 | Ricoh Co Ltd | 半導体レーザ駆動装置及び半導体レーザ駆動装置を有する画像形成装置 |
JP2008021726A (ja) * | 2006-07-11 | 2008-01-31 | Ricoh Co Ltd | トリミング回路及び半導体装置 |
-
2008
- 2008-02-14 JP JP2008032706A patent/JP4956460B2/ja not_active Expired - Fee Related
-
2009
- 2009-02-09 US US12/367,749 patent/US7940036B2/en not_active Expired - Fee Related
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03198415A (ja) * | 1989-12-26 | 1991-08-29 | Sanyo Electric Co Ltd | オフセット量可変型コンパレータ |
JPH08116243A (ja) * | 1994-09-16 | 1996-05-07 | Texas Instr Inc <Ti> | 同相電圧安定度を有するオフセットコンパレータ |
US5896068A (en) * | 1996-12-12 | 1999-04-20 | Cypress Semiconductor Corp. | Voltage controlled oscillator (VCO) frequency gain compensation circuit |
JP2000232340A (ja) * | 1999-02-10 | 2000-08-22 | Nec Corp | リングオシレータ用遅延回路 |
JP2001016076A (ja) * | 1999-06-30 | 2001-01-19 | Toshiba Corp | 電圧制御発振回路 |
JP2001094418A (ja) * | 1999-09-21 | 2001-04-06 | Toshiba Corp | 電圧制御発振器 |
JP2001267896A (ja) * | 2000-03-17 | 2001-09-28 | Nec Corp | 電圧比較器 |
JP2006033197A (ja) * | 2004-07-13 | 2006-02-02 | Ricoh Co Ltd | Pll回路 |
JP2006094334A (ja) * | 2004-09-27 | 2006-04-06 | Seiko Epson Corp | 発振器及び半導体装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8654166B2 (en) | 2009-03-12 | 2014-02-18 | Ricoh Company, Ltd. | Receiving device, driving unit, and image forming apparatus |
JP2011061337A (ja) * | 2009-09-08 | 2011-03-24 | Ricoh Co Ltd | ヒステリシスコンパレータ |
JP2012059050A (ja) * | 2010-09-09 | 2012-03-22 | Mitsumi Electric Co Ltd | レギュレータ及びdc/dcコンバータ |
JP2014007471A (ja) * | 2012-06-21 | 2014-01-16 | Lapis Semiconductor Co Ltd | ヒステリシスコンパレータ回路及びヒステリシスコンパレータ回路の制御方法 |
Also Published As
Publication number | Publication date |
---|---|
US7940036B2 (en) | 2011-05-10 |
US20090206806A1 (en) | 2009-08-20 |
JP4956460B2 (ja) | 2012-06-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4956460B2 (ja) | 電圧比較回路、その電圧比較回路を有する半導体集積回路及び電子機器 | |
KR101059901B1 (ko) | 정전압 회로 | |
TWI489239B (zh) | 電壓調節器 | |
JP5060871B2 (ja) | 可変分圧回路及び磁気センサ回路 | |
WO2017164197A1 (ja) | レギュレータ回路 | |
US20080191673A1 (en) | Series regulator circuit | |
JP2008117254A (ja) | 電源電圧回路 | |
US8040650B2 (en) | Excess-current protection circuit and power supply | |
US7625118B2 (en) | Circuit for correcting sensor temperature characteristics | |
US6759878B2 (en) | Voltage comparator circuit and substrate bias adjusting circuit using same | |
US8901966B2 (en) | Sensor circuit | |
US10725489B2 (en) | Semiconductor device | |
JP4855959B2 (ja) | 定電流回路 | |
US7057445B2 (en) | Bias voltage generating circuit and differential amplifier | |
KR20190142227A (ko) | 콤퍼레이터 및 발진 회로 | |
JP2005316959A (ja) | 定電圧回路 | |
US9816883B2 (en) | Current source circuit and detection circuit | |
JP2018197975A (ja) | 過電流保護回路 | |
US7532071B2 (en) | Operational amplifier circuit | |
JP2007097131A (ja) | 差動増幅装置 | |
CN114726352A (zh) | 半导体器件 | |
JP2006276990A (ja) | 定電圧電源回路 | |
KR102658159B1 (ko) | 과열 보호 회로 및 이것을 구비한 반도체 장치 | |
JP2014176040A (ja) | 差動出力回路、並びに高速シリアル通信用半導体ic及び高速シリアル通信システム | |
US7868622B2 (en) | Circuit for detecting power supply voltage drop |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100702 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120216 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120221 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120316 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150323 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |