JP2018197975A - 過電流保護回路 - Google Patents

Abstract

【課題】パワートランジスタと過電流検出トランジスタのゲート・ソース間電圧の差分を無くし、温度特性を解消し、製造バラツキも少なくする。【解決手段】パワートランジスタＭ１に対して所定のゲート幅比に設定されドレインが出力端子３に接続された過電流検出トランジスタＭ２と、過電流検出トランジスタＭ２のソースと電源端子１との間に接続された過電流検出抵抗Ｒ１と、過電流検出抵抗Ｒ１に発生する過電流検出電圧と基準電圧を比較するオペアンプＯＰ１と、オペアンプＯＰ１の出力電圧に応じてパワートランジスタＭ１と過電流検出トランジスタＭ２のゲートを過電流制御する過電流制御トランジスタＭ３と、カレントミラー回路と、カレントミラー回路の第１出力電流が流れることで基準電圧を発生する基準電圧発生抵抗Ｒ２と、パワートランジスタＭ１のゲートと過電流検出トランジスタＭ２のゲートとの間に接続された電圧補正抵抗Ｒ３とを備える。【選択図】図１

Description

本発明は過電流からパワートランジスタ及び負荷を保護する過電流保護回路に係り、特に温度の影響を受け難く製造バラツキも少ない過電流保護回路に関する。

ＰＭＯＳのパワートランジスタＭ１と負荷６を過電流から保護する従来の過電流保護回路例１０Ｇを図７に示す（特許文献１，２）。１は高電位電圧ＶＤＤが印加する高電位電源端子、２は低電位電圧ＶＳＳが印加する低電位電源端子、３は出力端子、４は出力駆動回路、６は出力端子３と低電位電源端子２の間に接続された負荷、７は基準電圧ＶＲＥＦを生成する基準電圧源である。

パワートランジスタＭ１は、ソースが高電位電源端子１に接続されドレインが出力端子２に接続されゲートが出力インピーダンス調整抵抗Ｒ４を介して出力駆動回路４に接続されている。Ｍ２はＰＭＯＳの過電流検出トランジスタであり、ソースが過電流検出抵抗Ｒ１を介して高電位電源端子１に接続されドレインが出力端子３に接続されゲートがパワートランジスタＭ１のゲートに接続されている。ＯＰ１はオペアンプであり、反転入力端子が基準電圧源７に接続され非反転入力端子が過電流検出トランジスタＭ２のソースに接続されている。Ｍ３はＰＭＯＳの過電流制御トランジスタであり、ソースが高電位電源端子１に接続されドレインがパワートランジスタＭ１、過電流検出トランジスタＭ２のゲートに接続され、ゲートがオペアンプＯＰ１の出力端子に接続されている。

図７の過電流保護回路１０Ｇは、出力駆動回路４からの信号を受けて駆動されるパワートランジスタＭ１のソース・ドレイン間に流れる電流を、過電流検出トランジスタＭ２の電流に置き換えて検出するもので、過電流検出抵抗Ｒ１の両端に発生する電圧ＶＲ１は、過電流検出トランジスタＭ２に流れる電流をＩ２とし、過電流検出抵抗Ｒ１の抵抗値をＲ１とすると、
ＶＲ１＝Ｉ２×Ｒ１ （１）
となる。

この電圧ＶＲ１と基準電圧ＶＲＥＦがオペアンプＯＰ１で比較され、そのオペアンプＯＰ１の出力端子の電圧によって過電流制御トランジスタＭ３のゲートが制御される。このとき、過電流検出トランジスタＭ２のゲートは過電流制御トランジスタＭ３のドレインに接続されているので、過電流検出トランジスタＭ２と過電流制御トランジスタＭ３は、
ＶＲ１＝ＶＲＥＦ （２）
となるように負帰還制御される。そして、パワートランジスタＭ１のゲートも同時に制御されるので、これらによって、パワートランジスタＭ１に流れる電流が基準電圧ＶＲＥＦに対応した電流に制限され、過電流保護が行われる。

ここで、パワートランジスタＭ１のゲート幅Ｗ１と過電流検出トランジスタＭ２のゲート幅Ｗ２をＷ１：Ｗ２＝１００：１に設定し、ＶＲＥＦ＝１Ｖ、Ｒ１＝１００Ωとする。このとき、パワートランジスタＭ１に過電流１．１Ａが流れたとすると、過電流検出トランジスタＭ２の電流は、パワートランジスタＭ１に流れる電流の１／１００となることから１１ｍＡとなる。そして、過電流検出抵抗Ｒ１の両端に発生する電圧ＶＲ１は、
ＶＲ１＝１１ｍＡ×１００Ω＝１．１Ｖ （３）
となる。

これによって、オペアンプＯＰ１は差分（１．１Ｖ−１．０Ｖ＝０．１Ｖ）に応じて過電流制御トランジスタＭ３のゲート電圧を低下させるので、そのトランジスタＭ３のドレイン電圧が高くなり、過電流検出トランジスタＭ２のゲート電位が上昇して過電流検出抵抗Ｒ１に流れる電流を減少させ、過電流検出抵抗Ｒ１に発生する電圧ＶＲ１が１Ｖになるように、トランジスタＭ１とＭ２のゲート電圧がトランジスタＭ３によって引き上げられる。これにより、トランジスタＭ１，Ｍ２に流れる電流は制限され、パワートランジスタＭ１と負荷６が過電流から保護される。

特開２０１０−０６６９８４号公報 特開２０１４−１５４６６９号公報

しかしながら、図７の過電流保護回路１０Ｇでは、電流制限時（ＶＲ１＝ＶＲＥＦ）において過電流検出トランジスタＭ２のゲート・ソース間電圧Ｖｇｓ２が、パワートランジスタＭ１のゲート・ソース間電圧Ｖｇｓ１に比べ、過電流検出抵抗Ｒ１に発生する電圧ＶＲ１の分だけ少なく印加されており、過電流検出トランジスタＭ２にはゲート幅比１００：１の比に応じた電流は流れていない。このように、過電流検出トランジスタＭ２にパワートランジスタＭ１とのゲート幅比に正確に応じた電流を流すことができないので、過電流制限値に応じた正確な過電流保護動作を行うことができない。

また、上記のような構成では、過電流検出抵抗Ｒ１が正の温度特性を持っていた場合、高温になるに従いその過電流検出抵抗Ｒ１に発生する電圧ＶＲ１は大きくなり、基準電圧ＶＲＥＦが温度特性を持たないとすると、過電流制限値が下降して、過電流状態でないにも拘わらず過電流保護動作が行われる。逆に過電流検出抵抗Ｒ１が負の温度特性を持つ場合は、過電流制限値が上昇して過電流状態であるにも拘わらず過電流保護動作が行われなくなる。

そこで、基準電圧ＶＲＥＦにも温度特性を持たせて、過電流検出抵抗Ｒ１の温度特性をキャンセルすることも可能であるが、過電流検出抵抗Ｒ１は基準電圧ＶＲＥＦと独立した製造バラツキを持つため、安定してキャンセルすることは期待できない。このように図７の過電流保護回路１０Ｇでは、電流制限値が温度によって大きく変動したり製造バラツキの影響を受ける問題があった。

本発明の目的は、温度特性を解消し、さらに製造バラツキも少なくし、過電流制限値に応じた正確な過電流保護動作が行われるようにした過電流保護回路を提供することである。

上記目的を達成するために、請求項１にかかる発明は、出力駆動回路によって駆動されドレインが出力端子に接続されソースが第１電源端子に接続された第１導電型のパワートランジスタ及び前記出力端子と第２電源端子との間に接続される負荷を過電流から保護する過電流保護回路において、前記パワートランジスタに対して所定のゲート幅比に設定され前記出力駆動回路によって駆動されドレインが前記出力端子に接続された第１導電型の過電流検出トランジスタと、該過電流検出トランジスタのソースと前記第１電源端子との間に接続され過電流検出電圧を発生する過電流検出抵抗と、該過電流検出抵抗に発生する過電流検出電圧と基準電圧を比較するオペアンプと、該オペアンプの出力電圧に応じて前記パワートランジスタと前記過電流検出トランジスタのゲートを制御する第１導電型の過電流制御トランジスタと、電流源と、該電流源の電流を入力して第１出力電流及び第２出力電流を出力するカレントミラー回路と、該カレントミラー回路の前記第１出力電流が流れることで前記基準電圧を発生する前記過電流検出抵抗と同じ温度係数の基準電圧発生抵抗と、前記パワートランジスタのゲートと前記過電流検出トランジスタのゲートとの間に接続され前記カレントミラー回路の前記第２出力電流が流れることで補正電圧を発生する前記過電流検出抵抗と同じ温度係数の電圧補正抵抗とを備え、前記過電流検出電圧が前記基準電圧と一致するとき、前記補正電圧が前記過電流検出電圧に一致することを特徴とする。
請求項２にかかる発明は、請求項１に記載の過電流保護回路において、前記過電流検出抵抗、前記基準電圧発生抵抗、及び前記電圧補正抵抗は同じ抵抗値に設定され、前記カレントミラー回路の前記第１出力電流と前記第２出力電流は同じ電流に設定されていることを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載の過電流保護回路において、前記過電流保護回路は前記パワートランジスタと共に半導体集積回路で構成され、前記過電流検出抵抗、前記基準電圧発生抵抗、及び前記電圧補正抵抗は前記半導体集積回路の同じアイランド上に形成されていることを特徴とする。
請求項４にかかる発明は、請求項３に記載の過電流保護回路において、前記過電流検出抵抗、前記基準電圧発生抵抗、及び前記電圧補正抵抗を、同じアイランド上に形成された第１導電型の第１デプレッショントランジスタ、第２デプレッショントランジスタ、及び第３デプレッショントランジスタにそれぞれ置き換えたことを特徴とする。

本発明によれば、電圧補正抵抗によってパワートランジスタと過電流検出トランジスタのゲート・ソース間電圧の差分を無くすことができるので、過電流検出トランジスタにパワートランジスタとのゲート幅比に応じた正確な電流を流すことができ、過電流制限値に応じた正確な過電流保護動作を行うことができる。また、過電流検出抵抗、基準電圧発生抵抗、及び電圧補正抵抗が同じ温度係数を持つので、過電流制限値が温度特性を持つことを防止できる。さらに、基準電圧を特別な基準電圧源を使用せずそれら過電流検出抵抗や電圧補正抵抗と同じ抵抗素子である基準電圧発生抵抗で生成するので製造バラツキも少なくすることができる。

本発明の第１の実施例の過電流保護回路の回路図である。 本発明の第２の実施例の過電流保護回路の回路図である。 本発明の第３の実施例の過電流保護回路の回路図である。 本発明の第４の実施例の過電流保護回路の回路図である。 本発明の第５の実施例の過電流保護回路の回路図である。 本発明の第６の実施例の過電流保護回路の回路図である。 従来の過電流保護回路の回路図である。

＜第１の実施例＞
図１に本発明の第１実施例の過電流保護回路１０Ａを示す。図７で説明したものと同じものには同じ符号をつけて重複説明は省略する。図１において、５は電流Ｉａを流す電流源である。Ｑ４，Ｑ５，Ｑ６はミラー比が１：１：１のカレントミラー回路を構成するＮＰＮトランジスタであり、電流源５の電流ＩａがトランジスタＱ４のコレクタとベースに入力することにより、トランジスタＱ５，Ｑ６のコレクタから同様の電流Ｉａが出力する。オペアンプＯＰ１の反転入力端子と正電位電源端子１との間には、基準電圧源７に代えて過電流検出抵抗Ｒ１と同じ温度係数の基準電圧発生抵抗Ｒ２が接続されており、この基準電圧発生抵抗Ｒ２にトランジスタＱ５のコレクタ電流Ｉａが流れることにより、そこに基準電圧ＶＲＥＦが発生する。トランジスタＱ６のコレクタには、過電流検出トランジスタＭ２のゲートが接続され、さらに電圧補正抵抗Ｒ３を介してパワートランジスタＭ１のゲートが接続されている。この電圧補正抵抗Ｒ３には過電流検出抵抗Ｒ１に発生する電圧に対応した電圧が発生する。

このように、本実施例は、図７の過電流保護回路１０Ｇとは、基準電圧ＶＲＥＦを電流源５の電流Ｉａとカレントミラー回路を用いて基準電圧発生抵抗Ｒ２にその電流Ｉａを流すことで発生している点と、過電流検出トランジスタＭ２のゲート電圧Ｖｇ２をパワートランジスタＭ１のゲート電圧Ｖｇ１から基準電圧ＶＲＥＦ相当分だけ減算する電圧補正抵抗Ｒ３による減算回路を追加している点が異なる。

抵抗Ｒ１，Ｒ２，Ｒ３の抵抗値をＲ１，Ｒ２，Ｒ３とすると、Ｒ１＝Ｒ２＝Ｒ３に設定されている。そして、追加された基準電圧発生抵抗Ｒ２の両端子に発生する電圧ＶＲ２は、
ＶＲ２＝Ｉａ×Ｒ２ （４）
となる。

また、電圧補正抵抗Ｒ３に発生する電圧ＶＲ３は、
ＶＲ３＝Ｉａ×Ｒ３ （５）
であり、過電流検出トランジスタＭ２に印加されるゲート電圧Ｖｇ２は、パワートランジスタＭ１のゲート電圧Ｖｇ１とすると、
Ｖｇ２＝Ｖｇ１−ＶＲ３ （６）
のように、電圧Ｖｇ１よりも電圧ＶＲ３だけ減算された電圧となる。

さらに、過電流検出トランジスタＭ２に検出電流Ｉ２が流れることで、過電流検出抵抗Ｒ１の両端に発生する検出電圧ＶＲ１は、
ＶＲ１＝Ｉ２×Ｒ１となる。 （７）

ここで、電流制限の境界条件は、ＶＲ１＝ＶＲ２であることから、過電流制限時には式（７）と（４）から
Ｉ２×Ｒ１＝Ｉａ×Ｒ２ （８）
となり、Ｒ１＝Ｒ２であるので、
Ｉ２＝Ｉａ （９）
となる。

そして、Ｒ２＝Ｒ３であるので式（４）と（５）と（９）から、過電流制限時には、
ＶＲ２＝ＶＲ３ （１０）
となり、結局、
ＶＲ１＝ＶＲ２＝ＶＲ３ （１１）
となる。

以上から、過電流制限時には、パワートランジスタＭ１と過電流検出トランジスタＭ２のゲート・ソース間電圧は同一となり、過電流検出トランジスタＭ２にパワートランジスタＭ１とのゲート幅比に応じた正確な電流を流すことができ、過電流制限値に応じた正確な過電流保護動作を行うことができる。

また、過電流検出抵抗Ｒ１、基準電圧発生抵抗Ｒ２、電圧補正抵抗Ｒ３は、同じ半導体集積回路の同じアイランド上に同じ製法で形成することで同じ温度特性を持つことから、全温度範囲に渡って過電流制限値にバラツキの少ない良好な過電流保護が実現できる。

さらに、過電流検出抵抗Ｒ１、基準電圧発生抵抗Ｒ２、電圧補正抵抗Ｒ３は、同じ半導体集積回路の同じアイランド上に同じ製法で形成することで、それらの抵抗Ｒ１，Ｒ２，Ｒ３の製造バラツキも少なくでき、過電流制限値にさらにバラツキの少ない良好な過電流保護が実現できる。

さらに、本実施例では基準電圧を基準電圧発生抵抗Ｒ２に電流Ｉａを流すことで発生しているので、その電流Ｉａの値を適宜設定することで、過電流制限値を適宜設定することができる。このとき、式（１１）の関係が崩れることはない。

さらに、トランジスタＱ４，Ｑ５，Ｑ６を半導体集積回路の同じアイランド上に形成することにより、カレントミラー比の精度を高くすることができる。

＜第２実施例＞
図２に本発明の第２実施例の過電流保護回路１０Ｂを示す。図１で説明したものと同じものには同じ符号をつけて重複説明は省略する。本実施例では、カレントミラー回路を構成するバイポーラのＮＰＮトランジスタＱ４，Ｑ５，Ｑ６を、それぞれ半導体集積回路の同じアイランド上に形成されるＮＭＯＳのトランジスタＭ４，Ｍ５，Ｍ６に置き換えている。このように、バイポーラトランジスタをＭＯＳトランジスタに置き換えても、図１の過電流保護回路１０Ａと同様に動作する。

＜第３実施例＞
図３に本発明の第３実施例の過電流保護回路１０Ｃを示す。図２で説明したものと同じものには同じ符号をつけて重複説明は省略する。本実施例では、過電流検出抵抗Ｒ１、基準電圧発生抵抗Ｒ２、電圧補正抵抗Ｒ３を、それぞれ半導体集積回路の同じアイランド上に形成されるデプレッションのＰＭＯＳトランジスタＭ７，Ｍ８，Ｍ９で実現している。製造工程が異なることのある抵抗と比較して、デプレッショントランジスタを用いる場合は同一の製造工程であることから、エンハンスメントのＰＭＯＳトランジスタＭ１，Ｍ２と同じ温度特性を容易に実現できる利点がある。

＜第４実施例＞
図４に本発明の第４実施例の過電流保護回路１０Ｄを示す。図１の過電流保護回路１０Ａではソース電流に対して過電流保護を行っていたのに対し、本実施例ではシンク電流に対して過電流保護を行うようにしている。１１は高電位電圧ＶＤＤが印加する高電位電源端子、１２は低電位電圧ＶＳＳが印加する低電位電源端子、１３は出力端子、１４は出力駆動回路、１６は出力端子１３と高電位電源端子１１の間に接続された負荷である。

Ｍ１１はＮＭＯＳのパワートランジスタであり、ソースが低電位電源端子１２に接続されドレインが出力端子１３に接続されゲートが出力インピーダンス調整抵抗Ｒ１４を介して出力駆動回路１４に接続されている。Ｍ１２はＮＭＯＳの過電流検出トランジスタであり、ソースが過電流検出抵抗Ｒ１１を介して低電位電源端子１２に接続されドレインが出力端子１３に接続されている。ＯＰ１１はオペアンプであり、反転入力端子が基準電圧発生抵抗Ｒ１２を介して低電位電源端子１２に接続され非反転入力端子がトランジスタＭ１２のソースに接続されている。Ｍ１３はＮＭＯＳの過電流制御トランジスタであり、ソースが低電位電源端子１２に接続されドレインがトランジスタＭ１１のゲートに接続され、ゲートがオペアンプＯＰ１１の出力端子に接続されている。電圧補正抵抗Ｒ１３はパワートランジスタＭ１１と過電流検出トランジスタＭ１２のゲート・ソース間電圧を同一にするための加算回路として働く。１５は電流源であり、ＰＮＰトランジスタＱ１４，Ｑ１５，Ｑ１６からなるカレントミラー回路に対して電流Ｉａを供給している。

過電流検出抵抗Ｒ１１、基準電圧発生抵抗Ｒ１２、電圧補正抵抗Ｒ１３は、それぞれ半導体集積回路の同じアイランド上に形成される。また、トランジスタＱ１４，Ｑ１５，Ｑ１６もそれぞれ半導体集積回路の同じアイランド上に形成される。本実施例の過電流保護回路１０Ｄは、図１で説明した過電流保護回路１０Ａと同様に動作するので、詳細説明は省略する。

＜第５実施例＞
図５に本発明の第５実施例の過電流保護回路１０Ｅを示す。図４で説明したものと同じものには同じ符号をつけて重複説明は省略する。本実施例では、カレントミラー回路を構成するバイポーラのトランジスタＱ１４，Ｑ１５，Ｑ１６を、それぞれ半導体集積回路の同じアイランド上に形成されるＰＭＯＳのトランジスタＭ１４，Ｍ１５，Ｍ１６に置き換えている。このように、バイポーラトランジスタをＭＯＳトランジスタに置き換えても、図４の過電流保護回路１０Ｄと同様に動作する。

＜第６実施例＞
図６に本発明の第６実施例の過電流保護回路１０Ｆを示す。図５で説明したものと同じものには同じ符号をつけて重複説明は省略する。本実施例では、過電流検出抵抗Ｒ１１、基準電圧発生抵抗Ｒ１２、電圧補正抵抗Ｒ１３を、それぞれ半導体集積回路の同じアイランド上に形成されるデプレッションのＮＭＯＳトランジスタＭ１７，Ｍ１８，Ｍ１９で実現している。製造工程が異なることのある抵抗と比較して、デプレッショントランジスタを用いる場合は同一の製造工程であることから、エンハンスメントのＮＭＯＳトランジスタＭ１１、Ｍ１２と同じ温度特性を容易に実現できる利点がある。

１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｅ，１０Ｆ：過電流保護回路
１，１１：高電位電源端子、２，１２：低電位電源端子、３，１３：出力端子、４，１４：出力駆動回路、５，１５：電流源、６，１６：負荷、７：基準電圧源
Ｍ１，Ｍ１１：パワートランジスタ、Ｍ２，Ｍ１２：過電流検出トランジスタ、Ｍ３，Ｍ１３：過電流制御トランジスタ
Ｒ１，Ｒ１１：過電流検出抵抗、Ｒ２，Ｒ１２：基準電圧発生抵抗、Ｒ３，Ｒ１３：電圧補正抵抗

Claims (4)

1. 出力駆動回路によって駆動されドレインが出力端子に接続されソースが第１電源端子に接続された第１導電型のパワートランジスタ及び前記出力端子と第２電源端子との間に接続される負荷を過電流から保護する過電流保護回路において、
   前記パワートランジスタに対して所定のゲート幅比に設定され前記出力駆動回路によって駆動されドレインが前記出力端子に接続された第１導電型の過電流検出トランジスタと、該過電流検出トランジスタのソースと前記第１電源端子との間に接続され過電流検出電圧を発生する過電流検出抵抗と、該過電流検出抵抗に発生する過電流検出電圧と基準電圧を比較するオペアンプと、該オペアンプの出力電圧に応じて前記パワートランジスタと前記過電流検出トランジスタのゲートを制御する第１導電型の過電流制御トランジスタと、電流源と、該電流源の電流を入力して第１出力電流及び第２出力電流を出力するカレントミラー回路と、該カレントミラー回路の前記第１出力電流が流れることで前記基準電圧を発生する前記過電流検出抵抗と同じ温度係数の基準電圧発生抵抗と、前記パワートランジスタのゲートと前記過電流検出トランジスタのゲートとの間に接続され前記カレントミラー回路の前記第２出力電流が流れることで補正電圧を発生する前記過電流検出抵抗と同じ温度係数の電圧補正抵抗とを備え、
   前記過電流検出電圧が前記基準電圧と一致するとき、前記補正電圧が前記過電流検出電圧に一致することを特徴とする過電流保護回路。
2. 請求項１に記載の過電流保護回路において、
   前記過電流検出抵抗、前記基準電圧発生抵抗、及び前記電圧補正抵抗は同じ抵抗値に設定され、前記カレントミラー回路の前記第１出力電流と前記第２出力電流は同じ電流に設定されていることを特徴とする過電流保護回路。
3. 請求項１又は２に記載の過電流保護回路において、
   前記過電流保護回路は前記パワートランジスタと共に半導体集積回路で構成され、前記過電流検出抵抗、前記基準電圧発生抵抗、及び前記電圧補正抵抗は前記半導体集積回路の同じアイランド上に形成されていることを特徴とする過電流保護回路。
4. 請求項３に記載の過電流保護回路において、
   前記過電流検出抵抗、前記基準電圧発生抵抗、及び前記電圧補正抵抗を、同じアイランド上に形成された第１導電型の第１デプレッショントランジスタ、第２デプレッショントランジスタ、及び第３デプレッショントランジスタにそれぞれ置き換えたことを特徴とする過電流保護回路。

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