JP2002091580A - 安定化電源回路 - Google Patents

Abstract

(57)【要約】 【課題】 出力電流Ｉｏが大きくなってもレギュレーシ
ョン電圧の低下を抑制することができる安定化電源回路
を得る。 【解決手段】 出力トランジスタ１５と、出力電圧Ｖｏ
に応じたフィードバック電圧Ｖｆｂを生成する出力電圧
検出部１７との間に、出力電流Ｉｏの電流値に応じた電
流を抵抗４１に流して出力電圧Ｖｏの低下を相殺して補
正する出力電圧補正部１６を備えるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、安定化電源回路に
関し、特に電源ＩＣに使用される安定化電源回路に関す
る。

【０００２】

【従来の技術】図４は、従来の安定化電源回路の例を示
した回路図である。図４の安定化電源回路１００におい
て、基準電圧回路１０１で生成された基準電圧Ｖｒｅｆ
並びに抵抗１０２及び１０３の出力電圧検出回路１０４
で分圧して得られた電圧Ｖｆｂは、差動増幅回路１０５
で差動増幅される。該差動増幅回路１０５は、差動増幅
を行って得られた信号を用いてＰチャネル形ＭＯＳトラ
ンジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）の出力
トランジスタ１０６を制御する。また、出力電圧検出回
路１０４及び出力トランジスタ１０６は出力回路１０７
を形成し、出力電圧検出回路１０４と並列に負荷抵抗Ｒ
Ｌが接続される。

【０００３】差動増幅回路１０５は、差動動作を行う一
対のＮチャネル形ＭＯＳトランジスタ（以下、ＮＭＯＳ
トランジスタと呼ぶ）１２１及び１２２、並びに該各Ｎ
ＭＯＳトランジスタ１２１及び１２２の負荷をなすカレ
ントミラー回路を形成するＰＭＯＳトランジスタ１２３
及び１２４からなる差動増幅器１１１と、該差動増幅器
１１１に電流を供給する定電流源をなすＮＭＯＳトラン
ジスタ１１２と、差動増幅器１１１の出力に応じて出力
トランジスタ１０６をドライブする出力部１１３とで構
成されている。

【０００４】このような構成において、出力電圧検出回
路１０４からの電圧Ｖｆｂは、差動増幅器１１１のＮＭ
ＯＳトランジスタ１２２のゲートに出力される。このこ
とから、差動増幅回路１０５は、抵抗１０３の両端電圧
が基準電圧Ｖｒｅｆに一致するように動作して出力電圧
検出回路１０４の両端にレギュレーションされた出力電
圧Ｖｏが発生する。すなわち、出力端子１０８から出力
される電圧Ｖｏは、下記（ａ）式のようになる。 Ｖｏ＝Ｖｒｅｆ×(Ｒ１０２＋Ｒ１０３)／Ｒ１０３………………（ａ） なお、上記（ａ）式において、Ｒ１０２は抵抗１０２の
抵抗値を、Ｒ１０３は抵抗１０２の抵抗値を示してい
る。

【０００５】

【発明が解決しようとする課題】しかし、このような安
定化電源回路１００では、図５に示すように出力端子１
０８から出力される出力電流Ｉｏの増加に応じて出力電
圧Ｖｏが低下する。これは、差動増幅器１１１のＮＭＯ
Ｓトランジスタ１２１及び１２２の動作電流がアンバラ
ンスになり、ＮＭＯＳトランジスタ１２１及び１２２の
ゲート・ソース間電圧Ｖｇｓにオフセットが生じるから
である。一方、出力トランジスタ１０６のゲートサイズ
を大きくして、出力トランジスタ１０６の電流出力能力
を大きくすることにより、出力電流Ｉｏ増加時における
出力電圧Ｖｏの低下を防止することができる。しかし、
出力トランジスタ１０６のゲートサイズを大きくするこ
とによって半導体チップの大きさが増大するという問題
があった。

【０００６】本発明は、上記のような問題を解決するた
めになされたものであり、出力トランジスタのゲートサ
イズを増大させることなく、出力電流Ｉｏが大きくなっ
てもレギュレーション電圧の低下を抑制することができ
る安定化電源回路を得ることを目的とする。

【０００７】

【課題を解決するための手段】この発明に係る安定化電
源回路は、制御信号入力端に入力される制御信号に応じ
て、外部の直流電源から供給される直流電流を可変して
出力端子に出力する出力トランジスタと、該出力端子の
電圧検出を行う出力電圧検出部と、該出力電圧検出部で
検出された電圧が所定の電圧になるように出力トランジ
スタの制御信号入力端に制御信号を出力する出力電圧制
御部と、出力トランジスタから出力された電流の検出を
行い、該検出した出力電流に応じて出力端子の電圧補正
を行う出力電圧補正部とを備えるものである。

【０００８】具体的には、上記出力電圧補正部は、出力
トランジスタから出力された電流の増加に応じて出力端
子の電圧を上昇させる補正を行うようにした。

【０００９】また、出力電圧補正部は、出力端子と出力
電圧検出部との間に設けられた出力電圧補正用抵抗と、
出力トランジスタから出力された電流に応じて該出力電
圧補正用抵抗に流れる電流を可変する出力電圧補正制御
部とを備えるようにした。

【００１０】また、上記出力電圧補正用抵抗に可変抵抗
を使用するようにしてもよい。

【００１１】具体的には、上記出力電圧補正用抵抗にト
リミング抵抗を使用するようにしてもよい。

【００１２】

【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。図１は、本発明の実
施の形態における安定化電源回路の例を示した回路図で
ある。図１において、安定化電源回路１は、所定の基準
電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２
と、差動増幅回路３と、出力回路４とで構成されてい
る。差動増幅回路３は、差動増幅器１１、該差動増幅器
１１に電流を供給するための定電流源をなすＮＭＯＳト
ランジスタ１２及び出力部１３で構成されている。

【００１３】差動増幅器１１は、差動動作を行う一対の
Ｎチャネル形ＭＯＳトランジスタ（以下、ＮＭＯＳトラ
ンジスタと呼ぶ）２１及び２２、並びに該各ＮＭＯＳト
ランジスタ２１及び２２の負荷をなすカレントミラー回
路を形成するＰチャネル形ＭＯＳトランジスタ（以下、
ＰＭＯＳトランジスタと呼ぶ）２３及び２４で形成され
ている。また、出力部１３は、ＰＭＯＳトランジスタ２
５と抵抗２６との直列回路で形成されている。

【００１４】一方、出力回路４は、差動増幅回路３によ
って動作制御されるＰＭＯＳトランジスタの出力トラン
ジスタ１５、出力端子５１から出力される出力電圧Ｖｏ
の補正を行う出力電圧補正部１６、並びに抵抗３１及び
３２の直列回路で形成された出力電圧検出部１７で構成
されている。更に、出力電圧補正部１６は、出力トラン
ジスタ１５と出力電圧検出部１７との間に設けられ出力
電圧Ｖｏの補正を行うために使用される抵抗４１、出力
トランジスタ１５から出力される出力電流Ｉｏに応じた
電流を出力するＰＭＯＳトランジスタ４２、及び該ＰＭ
ＯＳトランジスタ４２から出力される電流に応じた電流
を抵抗４１に流すためのカレントミラー回路を形成する
ＮＭＯＳトランジスタ４３，４４で構成されている。ま
た、安定化電源回路１には、出力電圧検出部１７と抵抗
４１の直列回路に並列に負荷抵抗ＲＬが接続される。

【００１５】電源電圧ＶＤＤが印加される電源端子５２
と接地されるＧＮＤ端子５３との間に基準電圧発生回路
２が接続され、基準電圧発生回路２の出力端は、ＮＭＯ
Ｓトランジスタ１２及び２１の各ゲートにそれぞれ接続
されている。一方、差動増幅回路３において、ＰＭＯＳ
トランジスタ２３及び２４の各ゲートは接続され、該接
続部はＰＭＯＳトランジスタ２３のドレインに接続され
ている。ＰＭＯＳトランジスタ２３及び２４の各ソース
は、電源端子５２にそれぞれ接続され、ＰＭＯＳトラン
ジスタ２３のドレインはＮＭＯＳトランジスタ２１のド
レインに接続されている。

【００１６】また、ＰＭＯＳトランジスタ２４のドレイ
ンはＮＭＯＳトランジスタ２２のドレインに接続され、
該接続部は差動増幅器１１の出力端をなし、ＰＭＯＳト
ランジスタ２５のゲートに接続されている。ＮＭＯＳト
ランジスタ２１及び２２の各ソースは接続され、該接続
部とＧＮＤ端子５３との間にはＮＭＯＳトランジスタ１
２が接続されている。また、出力部１３において、電源
端子５２とＧＮＤ端子５３との間に、ＰＭＯＳトランジ
スタ２５と抵抗２６との直列回路が接続されており、Ｐ
ＭＯＳトランジスタ２５と抵抗２６との接続部は、出力
トランジスタ１５及びＰＭＯＳトランジスタ４２の各ゲ
ートに接続されている。

【００１７】次に、出力回路４において、電源端子５２
とＧＮＤ端子５３との間に、出力トランジスタ１５、抵
抗４１及び出力電圧検出部１７の直列回路が接続され、
出力トランジスタ１５と抵抗４１との接続部が出力端子
５１に接続されている。また、ＮＭＯＳトランジスタ４
３及び４４はカレントミラー回路を形成しており、電源
端子５２とＧＮＤ端子５３との間に、ＰＭＯＳトランジ
スタ４２とＮＭＯＳトランジスタ４３の直列回路が接続
されている。

【００１８】ＮＭＯＳトランジスタ４３及び４４の各ゲ
ートは接続されると共に、該接続部はＮＭＯＳトランジ
スタ４３のドレインに接続され、ＮＭＯＳトランジスタ
４３及び４４の各ソースはＧＮＤ端子５３に接続されて
いる。ＮＭＯＳトランジスタ４４のドレインは、抵抗４
１と抵抗３１との接続部に接続され、抵抗３１と抵抗３
２との接続部は、差動増幅器１１のＮＭＯＳトランジス
タ２２のゲートに接続されている。

【００１９】このような構成において、差動増幅器１１
は、基準電圧発生回路２からの基準電圧Ｖｒｅｆ、及び
出力回路４の抵抗３１と抵抗３２との接続部の電圧であ
るフィードバック電圧Ｖｆｂの差動増幅を行い、該差動
増幅を行って得られた信号を出力部１３のＰＭＯＳトラ
ンジスタ２５のゲートに出力する。該ＰＭＯＳトランジ
スタ２５は、差動増幅器１１から入力された信号に基づ
いて出力トランジスタ１５の動作制御を行う。

【００２０】ここで、出力回路４において、出力トラン
ジスタ１５とＰＭＯＳトランジスタ４２のゲート幅を所
定の比、例えば１０００：１になるように形成する。こ
のようにすることによって、出力トランジスタ１５から
出力される出力電流Ｉｄｓが１００ｍＡであるとする
と、ＰＭＯＳトランジスタ４２は１００μＡの電流を出
力する。更に、ＮＭＯＳトランジスタ４３及び４４は、
ゲート幅が所定の比、例えば２：１になるように形成さ
れている場合、ＮＭＯＳトランジスタ４３に１００μＡ
の電流が流れると、ＮＭＯＳトランジスタ４４に流れる
電流は５０μＡとなる。

【００２１】また、出力電圧検出部１７に１０μＡの電
流が流れるとすると、抵抗４１に流れる電流Ｉｒは６０
μＡとなる。このとき、抵抗３１の抵抗値Ｒ３１と抵抗
３２の抵抗値Ｒ３２が、Ｒ３１：Ｒ３２＝２：１である
とすると、抵抗４１と抵抗３１との接続部の電圧は３Ｖ
ｆｂとなり、出力電圧Ｖｏは、下記（１）式のようにな
る。 Ｖｏ＝３×Ｖｆｂ＋Ｉｒ×Ｒ４１………………（１） なお、上記（１）式において、Ｒ４１は抵抗４１の抵抗
値を示している。

【００２２】このことから、出力回路４を、出力電圧補
正部１６がなく抵抗４１を短絡して出力トランジスタ１
５に出力電圧検出部１７が接続された従来の構成と比較
して、抵抗４１の両端に発生する電圧（Ｉｒ×Ｒ４１）
だけ、出力電圧Ｖｏを上昇させることができる。例え
ば、Ｒ４１＝２００Ω、Ｉｒ＝６０μＡとすると、出力
電圧Ｖｏは、設定値、すなわち上記（１）式の（３×Ｖ
ｆｂ）よりも１２ｍＶ高くなるように制御される。

【００２３】このため、負荷電流Ｉｏによる出力電圧Ｖ
ｏの低下を相殺する結果となり、負荷電流Ｉｏが大きく
なっても出力電圧Ｖｏにおけるレギュレーション電圧の
低下を抑制することができる。このようにして、出力電
圧Ｖｏが低下することなく出力電流Ｉｏを増加させるこ
とができ、出力電流Ｉｏが電流制限を行う値に達すると
出力電圧が０Ｖとなる図２のような出力特性を得ること
ができる。

【００２４】なお、プロセスの変動による各ＭＯＳトラ
ンジスタのドライブ能力の変化、抵抗値のばらつき等か
ら、負荷電流Ｉｏの値に対する出力電圧Ｖｏの低下の度
合いが変わる場合がある。このようなことから、図３で
示すように、抵抗４１にトリミング抵抗を使用してもよ
く、製造時に安定化電源回路１に接続する負荷抵抗ＲＬ
に応じて抵抗４１をトリミングすることにより、出力電
圧Ｖｏの低下を抑制し、より精度のよいレギュレーショ
ン電圧が得られる。また、抵抗４１をトリミング抵抗の
代わりに抵抗値の調整を行うことができる可変抵抗を使
用してもよい。

【００２５】このように、本実施の形態における安定化
電源回路は、出力トランジスタ１５と、出力電圧Ｖｏに
応じたフィードバック電圧Ｖｆｂを生成する出力電圧検
出部１７との間に、出力電流Ｉｏの電流値に応じた電流
を抵抗４１に流して出力電圧Ｖｏの低下を相殺して補正
する出力電圧補正部１６を備えるようにした。このこと
から、出力トランジスタのゲートサイズを増大させるこ
となく、負荷電流が大きくなっても出力電圧の低下を抑
制することができ、出力電圧のレギュレーション精度を
良くすることができる。また、抵抗４１にトリミング抵
抗等の可変抵抗を使用することにより、プロセス変動に
よる出力電圧の変動を補正することができ、出力電圧の
レギュレーション精度を更に良くすることができる。

【００２６】

【発明の効果】上記の説明から明らかなように、本発明
の安定化電源回路によれば、出力トランジスタから出力
された電流の検出を行い、検出した出力電流に応じて出
力端子から出力される電圧の補正を行うようにした。こ
のことから、出力トランジスタのゲートサイズを増大さ
せることなく、出力端子から出力される負荷電流の増加
に伴った出力電圧の低下を抑制することができ、出力電
圧のレギュレーション精度を良くすることができる。

【００２７】具体的には、出力トランジスタから出力さ
れた電流の増加に応じて出力端子から出力される電圧を
上昇させて補正を行うようにした。このことから、負荷
電流の増加に伴った出力電圧の低下をより確実に抑制す
ることができ、出力電圧のレギュレーション精度を良く
することができる。

【００２８】また、出力端子と出力電圧検出部との間に
出力電圧補正用抵抗を設け、該抵抗に出力トランジスタ
から出力された電流に応じた電流を流すようにしてもよ
い。このことから、負荷電流の増加に伴った出力電圧の
低下をより確実に抑制することができる。

【００２９】一方、出力電圧補正用抵抗に可変抵抗を使
用することにより、プロセス変動による出力電圧の変動
を補正することができ、出力電圧のレギュレーション精
度を更に良くすることができる。

【００３０】また、出力電圧補正用抵抗にトリミング抵
抗を使用してもよく、このようにすることによって、プ
ロセス変動による出力電圧の変動を容易に補正すること
ができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態における安定化電源回路
の例を示した回路図である。

【図２】 図１で示した安定化電源回路の出力電圧−電
流特性を示した図である。

【図３】 本発明の実施の形態における安定化電源回路
の他の例を示した回路図である。

【図４】 安定化電源回路の従来例を示した回路図であ
る。

【図５】 図４で示した安定化電源回路の出力電圧−電
流特性を示した図である。

【符号の説明】

１ 安定化電源回路 ２ 基準電圧発生回路 ３ 差動増幅回路 ４ 出力回路 １１ 差動増幅器 １３ 出力部 １５ 出力トランジスタ １６ 出力電圧補正部 １７ 出力電圧検出部 ５１ 出力端子 ５２ 電源端子 ５３ ＧＮＤ端子

Claims (5)

【特許請求の範囲】
1. 【請求項１】 制御信号入力端に入力される制御信号に
   応じて、外部の直流電源から供給される直流電流を可変
   して出力端子に出力する出力トランジスタと、 該出力端子の電圧検出を行う出力電圧検出部と、 該出力電圧検出部で検出された電圧が所定の電圧になる
   ように上記出力トランジスタの制御信号入力端に制御信
   号を出力する出力電圧制御部と、 上記出力トランジスタから出力された電流の検出を行
   い、該検出した出力電流に応じて上記出力端子の電圧補
   正を行う出力電圧補正部と、を備えることを特徴とする
   安定化電源回路。
2. 【請求項２】 上記出力電圧補正部は、出力トランジス
   タから出力された電流の増加に応じて出力端子の電圧を
   上昇させる補正を行うことを特徴とする請求項１記載の
   安定化電源回路。
3. 【請求項３】 上記出力電圧補正部は、 出力端子と出力電圧検出部との間に設けられた出力電圧
   補正用抵抗と、 上記出力トランジスタから出力された電流に応じて該出
   力電圧補正用抵抗に流れる電流を可変する出力電圧補正
   制御部と、を備えることを特徴とする請求項１又は２記
   載の安定化電源回路。
4. 【請求項４】 上記出力電圧補正用抵抗は、可変抵抗で
   あることを特徴とする請求項３記載の安定化電源回路。
5. 【請求項５】 上記出力電圧補正用抵抗は、トリミング
   抵抗であることを特徴とする請求項４記載の安定化電源
   回路。