JP3839651B2 - 安定化電源回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、安定化電源回路に関し、特に電源ICに使用される安定化電源回路に関する。
【0002】
【従来の技術】
図4は、従来の安定化電源回路の例を示した回路図である。図4の安定化電源回路100において、基準電圧回路101で生成された基準電圧Vref並びに抵抗102及び103の出力電圧検出回路104で分圧して得られた電圧Vfbは、差動増幅回路105で差動増幅される。該差動増幅回路105は、差動増幅を行って得られた信号を用いてPチャネル形MOSトランジスタ(以下、PMOSトランジスタと呼ぶ)の出力トランジスタ106を制御する。また、出力電圧検出回路104及び出力トランジスタ106は出力回路107を形成し、出力電圧検出回路104と並列に負荷抵抗RLが接続される。
【0003】
差動増幅回路105は、差動動作を行う一対のNチャネル形MOSトランジスタ(以下、NMOSトランジスタと呼ぶ)121及び122、並びに該各NMOSトランジスタ121及び122の負荷をなすカレントミラー回路を形成するPMOSトランジスタ123及び124からなる差動増幅器111と、該差動増幅器111に電流を供給する定電流源をなすNMOSトランジスタ112と、差動増幅器111の出力に応じて出力トランジスタ106をドライブする出力部113とで構成されている。
【0004】
このような構成において、出力電圧検出回路104からの電圧Vfbは、差動増幅器111のNMOSトランジスタ122のゲートに出力される。このことから、差動増幅回路105は、抵抗103の両端電圧が基準電圧Vrefに一致するように動作して出力電圧検出回路104の両端にレギュレーションされた出力電圧Voが発生する。すなわち、出力端子108から出力される電圧Voは、下記(a)式のようになる。
Vo=Vref×(R102+R103)/R103………………(a)
なお、上記(a)式において、R102は抵抗102の抵抗値を、R103は抵抗102の抵抗値を示している。
【0005】
【発明が解決しようとする課題】
しかし、このような安定化電源回路100では、図5に示すように出力端子108から出力される出力電流Ioの増加に応じて出力電圧Voが低下する。これは、差動増幅器111のNMOSトランジスタ121及び122の動作電流がアンバランスになり、NMOSトランジスタ121及び122のゲート・ソース間電圧Vgsにオフセットが生じるからである。一方、出力トランジスタ106のゲートサイズを大きくして、出力トランジスタ106の電流出力能力を大きくすることにより、出力電流Io増加時における出力電圧Voの低下を防止することができる。しかし、出力トランジスタ106のゲートサイズを大きくすることによって半導体チップの大きさが増大するという問題があった。
【0006】
本発明は、上記のような問題を解決するためになされたものであり、出力トランジスタのゲートサイズを増大させることなく、出力電流Ioが大きくなってもレギュレーション電圧の低下を抑制することができる安定化電源回路を得ることを目的とする。
【0007】
【課題を解決するための手段】
この発明に係る安定化電源回路は、制御信号入力端に入力される制御信号に応じて、外部の直流電源から供給される直流電流を可変して出力端子に出力する出力トランジスタと、
該出力端子の電圧検出を行う出力電圧検出部と、
該出力電圧検出部で検出された電圧が所定の電圧になるように上記出力トランジスタの制御信号入力端に制御信号を出力する出力電圧制御部と、
上記出力トランジスタから出力された電流の検出を行い、該出力トランジスタから出力された電流の増加に応じて上記出力端子の電圧を上昇させる補正を行う出力電圧補正部と、
を備え、
上記出力電圧補正部は、
上記出力端子と出力電圧検出部との間に設けられた出力電圧補正用抵抗と、
制御信号入力端が上記出力トランジスタの制御信号入力端に接続され、上記出力電圧制御部から出力された上記制御信号に応じて、出力トランジスタから出力される電流に比例した比例電流を生成して出力する第1トランジスタと、
該第1トランジスタから出力された電流に比例した電流を生成して上記出力電圧補正用抵抗に供給するカレントミラー回路と、
を備えるものである。
【0010】
また、上記出力電圧補正用抵抗に可変抵抗を使用するようにしてもよい。
【0011】
具体的には、上記出力電圧補正用抵抗にトリミング抵抗を使用するようにしてもよい。
【0012】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
図1は、本発明の実施の形態における安定化電源回路の例を示した回路図である。
図1において、安定化電源回路1は、所定の基準電圧Vrefを生成して出力する基準電圧発生回路2と、差動増幅回路3と、出力回路4とで構成されている。差動増幅回路3は、差動増幅器11、該差動増幅器11に電流を供給するための定電流源をなすNMOSトランジスタ12及び出力部13で構成されている。
【0013】
差動増幅器11は、差動動作を行う一対のNチャネル形MOSトランジスタ(以下、NMOSトランジスタと呼ぶ)21及び22、並びに該各NMOSトランジスタ21及び22の負荷をなすカレントミラー回路を形成するPチャネル形MOSトランジスタ(以下、PMOSトランジスタと呼ぶ)23及び24で形成されている。また、出力部13は、PMOSトランジスタ25と抵抗26との直列回路で形成されている。
【0014】
一方、出力回路4は、差動増幅回路3によって動作制御されるPMOSトランジスタの出力トランジスタ15、出力端子51から出力される出力電圧Voの補正を行う出力電圧補正部16、並びに抵抗31及び32の直列回路で形成された出力電圧検出部17で構成されている。更に、出力電圧補正部16は、出力トランジスタ15と出力電圧検出部17との間に設けられ出力電圧Voの補正を行うために使用される抵抗41、出力トランジスタ15から出力される出力電流Ioに応じた電流を出力するPMOSトランジスタ42、及び該PMOSトランジスタ42から出力される電流に応じた電流を抵抗41に流すためのカレントミラー回路を形成するNMOSトランジスタ43,44で構成されている。また、安定化電源回路1には、出力電圧検出部17と抵抗41の直列回路に並列に負荷抵抗RLが接続される。
【0015】
電源電圧VDDが印加される電源端子52と接地されるGND端子53との間に基準電圧発生回路2が接続され、基準電圧発生回路2の出力端は、NMOSトランジスタ12及び21の各ゲートにそれぞれ接続されている。一方、差動増幅回路3において、PMOSトランジスタ23及び24の各ゲートは接続され、該接続部はPMOSトランジスタ23のドレインに接続されている。PMOSトランジスタ23及び24の各ソースは、電源端子52にそれぞれ接続され、PMOSトランジスタ23のドレインはNMOSトランジスタ21のドレインに接続されている。
【0016】
また、PMOSトランジスタ24のドレインはNMOSトランジスタ22のドレインに接続され、該接続部は差動増幅器11の出力端をなし、PMOSトランジスタ25のゲートに接続されている。NMOSトランジスタ21及び22の各ソースは接続され、該接続部とGND端子53との間にはNMOSトランジスタ12が接続されている。また、出力部13において、電源端子52とGND端子53との間に、PMOSトランジスタ25と抵抗26との直列回路が接続されており、PMOSトランジスタ25と抵抗26との接続部は、出力トランジスタ15及びPMOSトランジスタ42の各ゲートに接続されている。
【0017】
次に、出力回路4において、電源端子52とGND端子53との間に、出力トランジスタ15、抵抗41及び出力電圧検出部17の直列回路が接続され、出力トランジスタ15と抵抗41との接続部が出力端子51に接続されている。また、NMOSトランジスタ43及び44はカレントミラー回路を形成しており、電源端子52とGND端子53との間に、PMOSトランジスタ42とNMOSトランジスタ43の直列回路が接続されている。
【0018】
NMOSトランジスタ43及び44の各ゲートは接続されると共に、該接続部はNMOSトランジスタ43のドレインに接続され、NMOSトランジスタ43及び44の各ソースはGND端子53に接続されている。NMOSトランジスタ44のドレインは、抵抗41と抵抗31との接続部に接続され、抵抗31と抵抗32との接続部は、差動増幅器11のNMOSトランジスタ22のゲートに接続されている。
【0019】
このような構成において、差動増幅器11は、基準電圧発生回路2からの基準電圧Vref、及び出力回路4の抵抗31と抵抗32との接続部の電圧であるフィードバック電圧Vfbの差動増幅を行い、該差動増幅を行って得られた信号を出力部13のPMOSトランジスタ25のゲートに出力する。該PMOSトランジスタ25は、差動増幅器11から入力された信号に基づいて出力トランジスタ15の動作制御を行う。
【0020】
ここで、出力回路4において、出力トランジスタ15とPMOSトランジスタ42のゲート幅を所定の比、例えば1000:1になるように形成する。このようにすることによって、出力トランジスタ15から出力される出力電流Idsが100mAであるとすると、PMOSトランジスタ42は100μAの電流を出力する。更に、NMOSトランジスタ43及び44は、ゲート幅が所定の比、例えば2:1になるように形成されている場合、NMOSトランジスタ43に100μAの電流が流れると、NMOSトランジスタ44に流れる電流は50μAとなる。
【0021】
また、出力電圧検出部17に10μAの電流が流れるとすると、抵抗41に流れる電流Irは60μAとなる。このとき、抵抗31の抵抗値R31と抵抗32の抵抗値R32が、R31:R32=2:1であるとすると、抵抗41と抵抗31との接続部の電圧は3Vfbとなり、出力電圧Voは、下記(1)式のようになる。
Vo=3×Vfb+Ir×R41………………(1)
なお、上記(1)式において、R41は抵抗41の抵抗値を示している。
【0022】
このことから、出力回路4を、出力電圧補正部16がなく抵抗41を短絡して出力トランジスタ15に出力電圧検出部17が接続された従来の構成と比較して、抵抗41の両端に発生する電圧(Ir×R41)だけ、出力電圧Voを上昇させることができる。例えば、R41=200Ω、Ir=60μAとすると、出力電圧Voは、設定値、すなわち上記(1)式の(3×Vfb)よりも12mV高くなるように制御される。
【0023】
このため、負荷電流Ioによる出力電圧Voの低下を相殺する結果となり、負荷電流Ioが大きくなっても出力電圧Voにおけるレギュレーション電圧の低下を抑制することができる。このようにして、出力電圧Voが低下することなく出力電流Ioを増加させることができ、出力電流Ioが電流制限を行う値に達すると出力電圧が0Vとなる図2のような出力特性を得ることができる。
【0024】
なお、プロセスの変動による各MOSトランジスタのドライブ能力の変化、抵抗値のばらつき等から、負荷電流Ioの値に対する出力電圧Voの低下の度合いが変わる場合がある。このようなことから、図3で示すように、抵抗41にトリミング抵抗を使用してもよく、製造時に安定化電源回路1に接続する負荷抵抗RLに応じて抵抗41をトリミングすることにより、出力電圧Voの低下を抑制し、より精度のよいレギュレーション電圧が得られる。また、抵抗41をトリミング抵抗の代わりに抵抗値の調整を行うことができる可変抵抗を使用してもよい。
【0025】
このように、本実施の形態における安定化電源回路は、出力トランジスタ15と、出力電圧Voに応じたフィードバック電圧Vfbを生成する出力電圧検出部17との間に、出力電流Ioの電流値に応じた電流を抵抗41に流して出力電圧Voの低下を相殺して補正する出力電圧補正部16を備えるようにした。このことから、出力トランジスタのゲートサイズを増大させることなく、負荷電流が大きくなっても出力電圧の低下を抑制することができ、出力電圧のレギュレーション精度を良くすることができる。また、抵抗41にトリミング抵抗等の可変抵抗を使用することにより、プロセス変動による出力電圧の変動を補正することができ、出力電圧のレギュレーション精度を更に良くすることができる。
【0026】
【発明の効果】
上記の説明から明らかなように、本発明の安定化電源回路によれば、出力トランジスタから出力された電流の検出を行い、検出した出力電流に応じて出力端子から出力される電圧の補正を行うようにした。このことから、出力トランジスタのゲートサイズを増大させることなく、出力端子から出力される負荷電流の増加に伴った出力電圧の低下を抑制することができ、出力電圧のレギュレーション精度を良くすることができる。
【0027】
具体的には、出力トランジスタから出力された電流の増加に応じて出力端子から出力される電圧を上昇させて補正を行うようにした。このことから、負荷電流の増加に伴った出力電圧の低下をより確実に抑制することができ、出力電圧のレギュレーション精度を良くすることができる。
【0028】
また、出力端子と出力電圧検出部との間に出力電圧補正用抵抗を設け、該抵抗に出力トランジスタから出力された電流に応じた電流を流すようにしてもよい。このことから、負荷電流の増加に伴った出力電圧の低下をより確実に抑制することができる。
【0029】
一方、出力電圧補正用抵抗に可変抵抗を使用することにより、プロセス変動による出力電圧の変動を補正することができ、出力電圧のレギュレーション精度を更に良くすることができる。
【0030】
また、出力電圧補正用抵抗にトリミング抵抗を使用してもよく、このようにすることによって、プロセス変動による出力電圧の変動を容易に補正することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態における安定化電源回路の例を示した回路図である。
【図2】 図1で示した安定化電源回路の出力電圧−電流特性を示した図である。
【図3】 本発明の実施の形態における安定化電源回路の他の例を示した回路図である。
【図4】 安定化電源回路の従来例を示した回路図である。
【図5】 図4で示した安定化電源回路の出力電圧−電流特性を示した図である。
【符号の説明】
1 安定化電源回路
2 基準電圧発生回路
3 差動増幅回路
4 出力回路
11 差動増幅器
13 出力部
15 出力トランジスタ
16 出力電圧補正部
17 出力電圧検出部
51 出力端子
52 電源端子
53 GND端子
Claims (3)
- 制御信号入力端に入力される制御信号に応じて、外部の直流電源から供給される直流電流を可変して出力端子に出力する出力トランジスタと、
該出力端子の電圧検出を行う出力電圧検出部と、
該出力電圧検出部で検出された電圧が所定の電圧になるように上記出力トランジスタの制御信号入力端に制御信号を出力する出力電圧制御部と、
上記出力トランジスタから出力された電流の検出を行い、該出力トランジスタから出力された電流の増加に応じて上記出力端子の電圧を上昇させる補正を行う出力電圧補正部と、
を備え、
上記出力電圧補正部は、
上記出力端子と出力電圧検出部との間に設けられた出力電圧補正用抵抗と、
制御信号入力端が上記出力トランジスタの制御信号入力端に接続され、上記出力電圧制御部から出力された上記制御信号に応じて、出力トランジスタから出力される電流に比例した比例電流を生成して出力する第1トランジスタと、
該第1トランジスタから出力された電流に比例した電流を生成して上記出力電圧補正用抵抗に供給するカレントミラー回路と、
を備えることを特徴とする安定化電源回路。 - 上記出力電圧補正用抵抗は、可変抵抗であることを特徴とする請求項1記載の安定化電源回路。
- 上記出力電圧補正用抵抗は、トリミング抵抗であることを特徴とする請求項2記載の安定化電源回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000285207A JP3839651B2 (ja) | 2000-09-20 | 2000-09-20 | 安定化電源回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000285207A JP3839651B2 (ja) | 2000-09-20 | 2000-09-20 | 安定化電源回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002091580A JP2002091580A (ja) | 2002-03-29 |
JP3839651B2 true JP3839651B2 (ja) | 2006-11-01 |
Family
ID=18769319
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000285207A Expired - Fee Related JP3839651B2 (ja) | 2000-09-20 | 2000-09-20 | 安定化電源回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3839651B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7215180B2 (en) | 2003-08-07 | 2007-05-08 | Ricoh Company, Ltd. | Constant voltage circuit |
JP4263068B2 (ja) | 2003-08-29 | 2009-05-13 | 株式会社リコー | 定電圧回路 |
CN100432885C (zh) * | 2003-08-29 | 2008-11-12 | 株式会社理光 | 恒压电路 |
JP2006018774A (ja) * | 2004-07-05 | 2006-01-19 | Seiko Instruments Inc | ボルテージレギュレータ |
JP5669208B2 (ja) * | 2011-07-20 | 2015-02-12 | ニチコン株式会社 | 定電圧回路 |
WO2014126496A1 (en) * | 2013-02-14 | 2014-08-21 | Freescale Semiconductor, Inc. | Voltage regulator with improved load regulation |
CN106094955A (zh) * | 2016-07-20 | 2016-11-09 | 成都启英泰伦科技有限公司 | 一种低功耗的低压差线性稳压电路 |
JP6963167B2 (ja) * | 2017-05-23 | 2021-11-05 | ミツミ電機株式会社 | 定電圧電源装置 |
-
2000
- 2000-09-20 JP JP2000285207A patent/JP3839651B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002091580A (ja) | 2002-03-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040824 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060405 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060418 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060614 |
|
TRDD | Decision of grant or rejection written | ||
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060725 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060803 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3839651 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090811 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100811 Year of fee payment: 4 |
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Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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