JP2010086013A - リニアレギュレータ回路及び半導体装置 - Google Patents

Abstract

【課題】出力トランジスタの特性に関わらず、ＰＳＲＲの低下を抑止するレギュレータ回路を提供する。
【解決手段】リニアレギュレータ回路１０は、出力トランジスタＴｒ１に流れるトランジスタ電流Ｉｔを検出して該出力トランジスタＴｒ１に流れるトランジスタ電流Ｉｔに相対した電流検出電圧Ｖｋを出力する電流検出部１１と、第１誤差増幅器ＥＲＲ１の出力端子と出力トランジスタＴｒ１のゲートとの間に、出力トランジスタＴｒ１に流れるトランジスタ電流Ｉｔに相対した電流検出電圧Ｖｋと誤差信号Ｓｇとの電圧差に基づく駆動信号Ｓｄを出力トランジスタＴｒ１のゲートに出力して、出力トランジスタＴｒ１に流れるトランジスタ電流Ｉｔを誤差信号Ｓｇに相対した電流値にするように動作する第２誤差増幅器ＥＲＲ２を介在させる。
【選択図】図１

Description

リニアレギュレータ回路及び半導体装置に関するものである。

従来、定電圧を出力するリニアレギュレータ回路の一種類としてＬＤＯ（Ｌｏｗ Ｄｒｏｐ Ｏｕｔ）回路が知られている。
ＬＤＯ回路は、入力電圧を電源として動作して、該入力電圧に近い定電圧を出力する回路であり、出力トランジスタの出力電圧を誤差増幅器で検出し、その誤差増幅器で出力電圧の変動を補償するように出力トランジスタを制御する。そして、入力電圧の変動に基づく出力電圧の変動を精度良く抑止することが必要である。

従来のＬＤＯ回路としては、図５に示すものが知られている。
ＬＤＯ回路５０は、第１誤差増幅器ＥＲＲ１、出力トランジスタＴｒ１、第１及び第２抵抗Ｒ１，Ｒ２を備えている。

入力電圧ＶＩＮは第１誤差増幅器ＥＲＲ１に電源電圧として供給されるとともに、ＰチャネルＭＯＳトランジスタで構成される出力トランジスタＴｒ１のソースに電源電圧として供給される。そして第１誤差増幅器ＥＲＲ１の出力信号が出力トランジスタＴｒ１のゲートに入力される。出力トランジスタＴｒ１のドレインには、出力端子Ｔｏが接続され、該出力端子Ｔｏから出力電圧Ｖｏが負荷回路１３に供給される。

出力トランジスタＴｒ１のドレインとグランドとの間には、第１及び第２抵抗Ｒ１，Ｒ２が接続され、その第１及び第２抵抗Ｒ１，Ｒ２の接続点（第１ノードＮ１）が第１誤差増幅器ＥＲＲ１のプラス側入力端子に接続される。また、第１誤差増幅器ＥＲＲ１のマイナス側入力端子には予め設定された基準電圧Ｖｒが入力される。

このような構成では、出力電圧Ｖｏが低下して第１ノードＮ１の電位が低下すると、第１誤差増幅器ＥＲＲ１から出力トランジスタＴｒ１のゲートに出力される出力電圧（ゲート電圧）が低下する。その結果、出力トランジスタＴｒ１のオン抵抗が減少し、出力電圧Ｖｏが引き上げられる。また、出力電圧Ｖｏが上昇して第１ノードＮ１の電位が上昇すると、第１誤差増幅器ＥＲＲ１から出力トランジスタＴｒ１のゲートに出力される出力信号（ゲート電圧）が上昇する。その結果、出力トランジスタＴｒ１のオン抵抗が増大し、出力電圧Ｖｏが引き下げられる。

ところで、ＬＤＯ回路５０は、高周波数帯域において、オープンループのゲイン、位相の特性が悪くなるため、出力電圧Ｖｏの高周波成分のＰＳＲＲ（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｒｊｅｃｔｉｏｎ Ｒａｔｉｏ 電源電圧変動除去比）が劣化するという問題があった。

ここで、ＰＳＲＲとは、ＬＤＯ回路５０が、入力電圧ＶＩＮの変化にかかわらず、一定の出力電圧Ｖｏを出力する能力である。ＬＤＯ回路５０のＰＳＲＲは、ｄＢの単位で、出力電圧Ｖｏに見られる変動を、入力電圧ＶＩＮにおける変動で割り、次に、この商の対数をとり、結果の値に２０を掛けることによって判断される。一般に、オープンループのゲインがより大きくなると、ＰＳＲＲはより良くなる。より良いＰＳＲＲは、ＰＳＲＲの数値がより大きい負の数値であることを意味する。

しかしながら、ＬＤＯ回路５０のＰＳＲＲは、周波数に依存する。オープンループは、入力電圧ＶＩＮの低周波における変動に適切に応答する。しかしながら、入力電圧ＶＩＮのより速い変化に対して、オープンループは、予想以上に遅く、その結果、入力電圧ＶＩＮの変動が、ＬＤＯ回路１０を介して伝えられ、出力電圧Ｖｏが変動してしまう。

そこで、図６に示すように、従来のＬＤＯ回路５０の第１誤差増幅器ＥＲＲ１と出力トランジスタＴｒ１のゲートとの間に、負荷回路１３の負荷電流の大小に基づいてゲインを変える中間段増幅器６０を備えている。中間段増幅器６０は、負荷回路１３に流れる負荷電流が大きいときに、出力トランジスタＴｒ１の直流ゲインが小さくなるため、中間段増幅器６０のゲインを大きくする。反対に、中間段増幅器６０は、負荷回路１３に流れる負荷電流が小さいときに、出力トランジスタＴｒ１のゲインが大きくなるため、中間段増幅器６０のゲインを小さくする。

すなわち、オープループのゲインをほぼ一定にして出力電圧Ｖｏの高周波成分のＰＳＲＲの劣化を抑止している。なお、このようなＬＤＯ回路６１としては、例えば特許文献１が知られている。
特開２０００−４７７３８号公報

ところが、上記のＬＤＯ回路６１は、出力トランジスタＴｒ１の特性変化によりゲインが変化すると、その結果、オープループのゲインをほぼ一定にすることができず、ＰＳＲＲの劣化を抑止することができないという問題があった。ここで、出力トランジスタＴｒ１の特性変化とは、出力トランジスタＴｒ１のゲート・ソース間電圧が小さくなる場合、及び出力トランジスタＴｒ１のドレイン・ソース間電圧が小さくなる場合に、出力トランジスタのゲインが小さくなることをいう。

従来のＬＤＯ回路のＰＳＲＲをシミュレーションした結果を図７に示す。なお、シミュレーション条件として、出力電圧Ｖｏ＝２．９Ｖとする。
図７に示すように、従来のＬＤＯ回路は、入力電圧ＶＩＮが３．０Ｖの場合と３．６Ｖの場合のＰＳＲＲを比較すると、入力電圧ＶＩＮが３．０Ｖの場合は３．６Ｖの場合に対して低周波数帯域のＰＳＲＲが大きく劣化している。すなわち、入力電圧ＶＩＮが３．０Ｖの場合、入力電圧ＶＩＮ（＝３．０Ｖ）と出力電圧Ｖｏ（＝２．９Ｖ）との間の電圧が小さい、つまり、出力トランジスタＴｒ１のソース・ドレイン間電圧が小さいため、出力トランジスタＴｒ１のゲインが小さくなり、ＰＳＲＲが劣化している。

このリニアレギュレータ回路は、出力トランジスタの特性に関わらず、ＰＳＲＲの劣化を抑止することを目的とする。

このリニアレギュレータ回路は、入力電圧がソースに供給され、ドレインから出力電圧を出力する出力トランジスタと、前記入力電圧を電源として動作し、前記出力電圧と基準電圧との電圧差に基づく第１誤差信号を生成し、該第１誤差信号を前記出力トランジスタのゲートに出力して、前記出力電圧を制御する第１誤差増幅器とを備えたリニアレギュレータ回路であって、前記出力トランジスタに流れる電流を検出し、該出力トランジスタに流れるに相対した電圧を出力する電流検出部を備え、
前記第１誤差増幅器の出力端子と前記出力トランジスタのゲートとの間に、前記出力トランジスタに流れる電流に相対した電圧と前記第１誤差信号との電圧差に基づく第２誤差信号を生成し、該第２誤差信号を前記出力トランジスタのゲートに出力して、前記出力トランジスタに流れる電流を前記第１誤差信号に相対した電流値にするように動作する第２誤差増幅器を介在させるようにした。

このリニアレギュレータ回路によれば、出力トランジスタの特性が変化することにより出力トランジスタのゲインが変化する場合でも、出力トランジスタに流れる電流を第１誤差信号に相対した電流値にするように動作するため、つまり、出力トランジスタのゲインを維持するため、低周波数帯域においてＰＳＲＲの劣化を抑止することができる。

開示されたリニアレギュレータ回路は、出力トランジスタの特性に関わらず、ＰＳＲＲの劣化を抑止することができる。

以下、本発明を具体化した第１実施形態を図１〜図４に従って説明する。なお、本実施形態において、先の図５，６で示した従来と同様な構成部分については同一符号を付して説明する。

図１に示すように、ＬＤＯ回路１０は、電流検出部１１、分圧回路１２、第１及び第２誤差増幅器ＥＲＲ１，ＥＲＲ２、出力トランジスタＴｒ１を備えている。
電流検出部１１は、出力トランジスタＴｒ１に流れる電流（トランジスタ電流Ｉｔ）を検出し、そのトランジスタ電流Ｉｔに相対した電流検出電圧Ｖｋを第２誤差増幅器ＥＲＲ２のプラス入力端子に出力する。

分圧回路１２は、第１及び第２抵抗Ｒ１，Ｒ２の直列回路よりなり、その直列回路に負荷回路１３にその時出力している実際の出力電圧Ｖｏ（以下、実出力電圧Ｖｎｏという）を印加されている。そして、分圧回路１２は、第１及び第２抵抗Ｒ１，Ｒ２の接続点（第１ノードＮ１）の電圧を分圧電圧Ｖｅとして第１誤差増幅器ＥＲＲ１のプラス入力端子に出力する。

誤差増幅回路としての第１誤差増幅器ＥＲＲ１は、プラス入力端子に分圧電圧Ｖｅが入力されるとともに、マイナス入力端子には予め設定された基準電圧Ｖｒが入力される。第１誤差増幅器ＥＲＲ１は、分圧電圧Ｖｅ、即ち、そのときの実出力電圧Ｖｎｏに比例した電圧と基準電圧Ｖｒとの差電圧を増幅した第１誤差信号としての誤差信号Ｓｇを、第２誤差増幅器ＥＲＲ２のマイナス入力端子に出力する。

なお、誤差信号Ｓｇは、そのときの実出力電圧Ｖｎｏに比例した電圧と基準電圧Ｖｒとの差電圧に基づいたトランジスタ電流Ｉｔ、すなわち、そのときの実出力電圧Ｖｎｏを、出力すべき出力電圧Ｖｏに補正するようなトランジスタ電流Ｉｔが予め設定され、そのトランジスタ電流Ｉｔが流れるための電圧が出力されるようになっている。

つまり、第１誤差増幅器ＥＲＲ１は、分圧電圧Ｖｅ、即ちそのときの出力されている実出力電圧Ｖｎｏに比例した電圧と基準電圧Ｖｒとを比較し、実際に出力されている実出力電圧Ｖｎｏと出力すべき出力電圧Ｖｏとの偏差を求めている。そして、第１誤差増幅器ＥＲＲ１は、その実際に出力されている実出力電圧Ｖｎｏと出力すべき出力電圧Ｖｏとの偏差に相対した適切なトランジスタ電流Ｉｔが流れるための誤差信号Ｓｇを出力する。

第２誤差増幅器ＥＲＲ２は、プラス入力端子に電流検出部１１からの電流検出電圧Ｖｋが入力されるとともに、マイナス入力端子には第１誤差増幅器ＥＲＲ１から誤差信号Ｓｇが入力される。第２誤差増幅器ＥＲＲ２は、入力した電流検出電圧Ｖｋと誤差信号Ｓｇ、即ち、そのときのトランジスタ電流Ｉｔに相対した電圧と出力すべきトランジスタ電流Ｉｔに相対した電圧との偏差に相対した電圧を増幅した第２誤差信号としての駆動信号Ｓｄを、トランジスタＴｒ１のゲートに出力する。

つまり、第２誤差増幅器ＥＲＲ２は、電流検出電圧Ｖｋと誤差信号Ｓｇを比較し、実際に出力トランジスタＴｒ１に流れている電流と出力すべきトランジスタ電流Ｉｔとの偏差を求めている。

出力トランジスタＴｒ１は、ＰチャネルＭＯＳトランジスタであり、ゲートに駆動信号Ｓｄが入力され、ソースに入力電圧ＶＩＮが供給されている。出力トランジスタＴｒ１のドレインは、分圧回路１２に接続されている。また、出力トランジスタＴｒ１のドレインと分圧回路１２の接続点（出力ノードＴｏ）は、出力電圧Ｖｏを出力される負荷回路１３に接続されている。

つまり、出力トランジスタＴｒ１は、ゲートに入力する駆動信号Ｓｄに応じてオン抵抗を変化させている。そして、出力トランジスタＴｒ１は、入力電圧ＶＩＮをオン抵抗分とトランジスタ電流Ｉｔに基づいて電圧降下させて負荷回路１３に供給するようになっている。

すなわち、実際に負荷回路１３に出力している電圧（実出力電圧）が、予め設定された出力電圧Ｖｏ以下のとき、第２誤差増幅器ＥＲＲ２は、このとき出力している駆動信号Ｓｄより電圧値が小さい駆動信号Ｓｄを出力し、出力トランジスタＴｒ１のオン抵抗を下げて実出力電圧を上げるようになっている。

反対に、実際に負荷回路１３に出力している実出力電圧が、予め設定された出力電圧Ｖｏより大きいとき、第２誤差増幅器ＥＲＲ２は、このとき出力している駆動信号Ｓｄより電圧値が大きい駆動信号Ｓｄを出力し、出力トランジスタＴｒ１のオン抵抗を上げて実出力電圧を下げるようになっている。

つまり、第１誤差増幅器ＥＲＲ１は、実際に負荷回路１３に出力している実出力電圧が予め設定された出力電圧Ｖｏに近づくように適切なトランジスタ電流Ｉｔにするための誤差信号Ｓｇを出力する。第２誤差増幅器ＥＲＲ２は、誤差信号Ｓｇに相対したトランジスタ電流Ｉｔに近づくようにオン抵抗を制御する駆動信号Ｓｄを出力する。トランジスタＴｒ１は、駆動信号Ｓｄに応答して、実際に出力している電流が誤差信号Ｓｇに相対したトランジスタ電流Ｉｔに近づくように、オン抵抗を大小させ、実際に負荷回路１３に出力している実出力電圧が予め設定された出力電圧Ｖｏに近づける。

ＬＤＯ回路１０の具体的構成を図２に示す。
図２において、第１誤差増幅器ＥＲＲ１は、ＰチャネルＭＯＳトランジスタＴｒ２，Ｔｒ３と、ＮチャネルＭＯＳトランジスタＴｒ４，Ｔｒ５、及び、第１定電流源Ａ１とから構成されている。対をなすＰチャネルＭＯＳトランジスタＴｒ２，Ｔｒ３のソースは、第１定電流源Ａ１と接続され、第１定電流源Ａ１から定電流が供給される。トランジスタＴｒ２のゲートには、基準電圧Ｖｒが印加される。また、トランジスタＴｒ３のゲートには、分圧回路１２からの分圧電圧Ｖｅが印加される。

ＮチャネルＭＯＳトランジスタＴｒ４，Ｔｒ５は、そのドレインがそれぞれ対応するＰチャネルＭＯＳトランジスタＴｒ２，Ｔｒ３のドレインに接続され、そのソースがそれぞれ接地されている。そして、ＮチャネルＭＯＳトランジスタＴｒ４，Ｔｒ５は、その両ゲートがお互いに接続されるとともにＰチャネルＭＯＳトランジスタＴｒ２のドレインに接続されて、カレントミラー回路を構成している。

このように構成したことにより、ＰチャネルＭＯＳトランジスタＴｒ３のドレイン電流は、第１ノードＮ１の電位（分圧回路１２からの分圧電圧Ｖｅ）が上昇すると小さくなり、第１ノードＮ１の電位（分圧回路１２からの分圧電圧Ｖｅ）が低下すると大きくなる。従って、ＮチャネルＭＯＳトランジスタＴｒ５のドレイン電流は、第１ノードＮ１の電圧が上昇すると大きくなり、第１ノードＮ１の電圧が低下すると小さくなる。

つまり、ＰチャネルＭＯＳトランジスタＴｒ３とＮチャネルＭＯＳトランジスタＴｒ５との接続点の第２ノードＮ２の電圧は、分圧回路１２の分圧電圧Ｖｅが低下するとそれに相応して低くなり、反対に、分圧回路１２の分圧電圧Ｖｅが高くなるとそれに相対して下がる。

そして、第１誤差増幅器ＥＲＲ１は、この第２ノードＮ２の電圧を誤差信号Ｓｇとして、次段の第２誤差増幅器ＥＲＲ２に出力する。
電流検出部１１は、ＰチャネルＭＯＳトランジスタＴｒ７，Ｔｒ８、ＮチャネルＭＯＳトランジスタＴｒ９、第２及び第３定電流源Ａ２，Ａ３、及び、第３〜第５抵抗Ｒ３〜Ｒ５とから構成されている。

ＰチャネルＭＯＳトランジスタＴｒ７，Ｔｒ８は、そのソースがそれぞれ対応する第３及び第４抵抗Ｒ３，Ｒ４を介して入力電圧ＶＩＮが印加され、そのドレインがそれぞれ対応する第２及び第３定電流源Ａ２，Ａ３に接続されている。そして、ＰチャネルＭＯＳトランジスタＴｒ７，Ｔｒ８は、その両ゲートが互いに接続されるとともにＰチャネルＭＯＳトランジスタＴｒ７のドレインに接続されて、カレントミラー回路を構成している。

第３抵抗Ｒ３は、出力トランジスタＴｒ１のソースに接続され、入力電圧ＶＩＮを同第３抵抗Ｒ３を介して出力トランジスタＴｒ１のソースに印加するようになっている。
一方、第４抵抗Ｒ４は、ＮチャネルＭＯＳトランジスタＴｒ９のソースに接続され、入力電圧ＶＩＮを同第４抵抗を介して出力トランジスタＴｒ１のソースに印加するようになっている。ＮチャネルＭＯＳトランジスタＴｒ９のドレインは、第５抵抗Ｒ５を介して接地されている。

このように構成したことにより、ＰチャネルＭＯＳトランジスタＴｒ８と第３定電流源Ａ３との接続点（第４ノードＮ４）の電圧は、トランジスタ電流Ｉｔが上昇すると上昇し、トランジスタ電流Ｉｔが低下すると低下する。

そして、電流検出部１１は、この第４ノードＮ４の電圧を電流検出電圧Ｖｋとして、次段の第２誤差増幅器ＥＲＲ２に出力する。
第２誤差増幅器ＥＲＲ２は、ＮチャネルＭＯＳトランジスタＴｒ６，Ｔｒ１０、ＰチャネルＭＯＳトランジスタＴｒ１１，Ｔｒ１２、第６及び第７抵抗Ｒ６，Ｒ７とから構成されている。

ＰチャネルＭＯＳトランジスタＴｒ１１，Ｔｒ１２は、そのソースにそれぞれ入力電圧ＶＩＮが印加され、そのドレインがそれぞれ対応するＮチャネルＭＯＳトランジスタＴｒ６，Ｔｒ１０のドレインに接続されている。そして、ＰチャネルＭＯＳトランジスタＴｒ１１，Ｔｒ１２は、その両ゲートが互いに接続されるとともにＰチャネルＭＯＳトランジスタＴｒ１２のドレインに接続されて、カレントミラー回路を構成している。

ＮチャネルＭＯＳトランジスタＴｒ６，Ｔｒ１０のソースは、それぞれ対応する第６及第７抵抗Ｒ６，Ｒ７に接続されている。
このように構成したことにより、ＮチャネルＭＯＳトランジスタＴｒ６とＰチャネルＭＯＳトランジスタＴｒ１１の接続点（第３ノードＮ３）の電圧は、第２ノードＮ２の電圧である誤差信号Ｓｇが第４ノードＮ４の電圧である電流検出電圧Ｖｋより大きくなるとそれに相対して小さくなり、誤差信号Ｓｇが電流検出電圧Ｖｋより小さくなるとそれに相対して大きくなる。

そして、第２誤差増幅器ＥＲＲ２は、この第３ノードＮ３の電圧を駆動信号Ｓｄとして、出力トランジスタＴｒ１のゲートに出力する。
上記の第２誤差増幅器ＥＲＲ２と電流検出部１１を備えたＬＤＯ回路１０のＰＳＲＲをシミュレーションした結果を図３に示す。なお、シミュレーション条件として、出力電圧Ｖｏ＝２．９Ｖとする。

図３に示すように、第２誤差増幅器ＥＲＲ２と電流検出部１１を備えたＬＤＯ回路１０は、従来のＬＤＯ回路に比べ、入力電圧ＶＩＮが３．０Ｖの場合は入力電圧ＶＩＮが３．６Ｖの場合に対して低周波数帯域のＰＳＲＲの劣化が小さく、特性改善している。つまり、出力トランジスタＴｒ１のソース・ドレイン間電圧が小さい場合のＰＳＲＲの劣化を抑止している。

上記のように構成されたＬＤＯ回路１０では、次の示す作用効果を得ることができる。
トランジスタ電流Ｉｔを検出して該トランジスタ電流Ｉｔに相対した電流検出電圧Ｖｋを出力する電流検出部１１と、トランジスタ電流Ｉｔを誤差信号Ｓｇに相対した電流値にするように動作する第２誤差増幅器ＥＲＲ２とを備えた。従って、出力トランジスタＴｒ１の特性が変化することにより出力トランジスタＴｒ１のゲインが変化する場合でも、トランジスタ電流Ｉｔを誤差信号Ｓｇに相対した電流値にするように動作するため、つまり、出力トランジスタＴｒ１のゲインを維持するため、低周波数帯域においてＰＳＲＲの劣化を抑止することができる。

尚、上記各実施の形態は、以下の態様で実施してもよい。
・上記実施形態において、第２誤差増幅器ＥＲＲ２にて電流検出電圧Ｖｋと誤差信号Ｓｇとを比較して駆動信号Ｓｄを出力していた。しかしながら、図４に示すように、第２誤差増幅器ＥＲＲ２を第１及び第２可変電流源Ａｋ１，Ａｋ２に変更してもよい。第１可変電流源Ａｋ１は、ＮチャネルＭＯＳトランジスタＴｒ９及び第４抵抗Ｒ４の間に設けられたＰチャネルＭＯＳトランジスタＴｒ２０と、第４抵抗Ｒ４とから構成されている。

ＰチャネルＭＯＳトランジスタＴｒ２０は、そのドレインがＮチャネルＭＯＳトランジスタＴｒ９のドレインと出力トランジスタＴｒ１のゲートに接続され、そのゲートは、ＰチャネルＭＯＳトランジスタＴｒ７と第２定電流源Ａ２の接続点（第６ノードＮ６）に接続される。そして、ＰチャネルＭＯＳトランジスタＴｒ２０は、そのソースが第４抵抗Ｒ４を介して接地されている。

第２可変電流源Ａｋ２は、ＮチャネルＭＯＳトランジスタＴｒ９と、第７抵抗Ｒ７とから構成されている。ＮチャネルＭＯＳトランジスタＴｒ９は、そのドレインがＰチャネルＭＯＳトランジスタＴｒ２０のドレインと出力トランジスタＴｒ１のゲートに接続され、そのゲートは、ＰチャネルＭＯＳトランジスタＴｒ３とＮチャネルＭＯＳトランジスタＴｒ５の接続点（第２ノードＮ２）に接続される。そして、ＮチャネルＭＯＳトランジスタＴｒ９は、そのソースが第７抵抗Ｒ７を介して接地されている。

そして、次の各トランジスタに関しては接続先が変更されている。ＮチャネルＭＯＳトランジスタＴｒ９のゲートは、ＰチャネルＭＯＳトランジスタＴｒ３とＮチャネルＭＯＳトランジスタＴｒ５の接続点（第２ノードＮ２）に接続される。ＰチャネルＭＯＳトランジスタＴｒ７，Ｔｒ８のゲートは、このトランジスタＴｒ８と第３定電流源Ａ３の接続点（第８ノードＮ８）に接続される。

このように構成したことにより、第１及び第２可変電流源Ａｋ１，Ａｋ２に流れる電流を比較し、その比較結果に相対した電圧が、第１及び第２可変電流源Ａｋ１，Ａｋ２の接続点（第９ノードＮ９）から駆動信号Ｓｄとして出力される。つまり、駆動信号Ｓｄとしての第９ノードＮ９の電圧は、第１可変電流源Ａｋ１に流れる電流が第２可変電流源Ａｋ２に流れる電流より大きくなるとそれに相対して大きくなる。反対に、駆動信号Ｓｄとしての第９ノードＮ９の電圧は、第１可変電流源Ａｋ１に流れる電流が第２可変電流源Ａｋ２に流れる電流より小さくなるとそれに相対して小さくなる。

・上記実施形態において、誤差信号Ｓｇを第２誤差増幅器ＥＲＲ２のマイナス入力端子に入力していたが、第１及び第２誤差増幅器ＥＲＲ１，ＥＲＲ２との間に、誤差信号Ｓｇに相対した予め設定された電圧を第２誤差増幅器ＥＲＲ２のマイナス入力端子に出力する電流設定部を介在させてもよい。

リニアレギュレータの電気ブロック図である。 リニアレギュレータの電気回路図である。 リニアレギュレータの動作波形図である。 別例のリニアレギュレータの電気回路図である。 従来のリニアレギュレータの電気ブロック図である。 従来のリニアレギュレータの電気ブロック図である。 従来のリニアレギュレータの動作波形図である。

符号の説明

１０ リニアレギュレータ回路
Ａｋ１ 第１可変電流源
Ａｋ２ 第２可変電流源
ＥＲＲ１ 第１誤差増幅器
ＥＲＲ２ 第２誤差増幅器
Ｓｄ 第２誤差信号
Ｓｇ 第１誤差信号
Ｔｒ１ 出力トランジスタ
ＶＩＮ 入力電圧
Ｖｏ 出力電圧
Ｖｒ 基準電圧

Claims (4)

1. 入力電圧がソースに供給され、ドレインから出力電圧を出力する出力トランジスタと、
   前記入力電圧を電源として動作し、前記出力電圧と基準電圧との電圧差に基づく第１誤差信号を生成し、該第１誤差信号を前記出力トランジスタのゲートに出力して、前記出力電圧を制御する第１誤差増幅器と
   を備えたリニアレギュレータ回路であって、
   前記出力トランジスタに流れる電流を検出し、該出力トランジスタに流れる電流に相対した電圧を出力する電流検出部を備え、
   前記第１誤差増幅器の出力端子と前記出力トランジスタのゲートとの間に、前記出力トランジスタに流れる電流に相対した電圧と前記第１誤差信号との電圧差に基づく第２誤差信号を生成し、該第２誤差信号を前記出力トランジスタのゲートに出力して、前記出力トランジスタに流れる電流を前記第１誤差信号に相対した電流値にするように動作する第２誤差増幅器を介在させたことを特徴とするリニアレギュレータ回路。
2. 請求項１に記載のレギュレータ回路において、
   前記第２誤差増幅器は、前記出力トランジスタに流れる電流に応じた電流を流す第１可変電流源と、前記第１誤差信号に応じた電流を流す第２可変電流源の直列回路よりなり、第１及び第２可変電流源の接続点を出力端子とすることを特徴とするリニアレギュレータ回路。
3. 請求項１に記載のレギュレータ回路において、
   前記第１誤差増幅器と前記第２誤差増幅器との間に、予め設定された前記第１誤差信号に相対した電圧を出力する電流設定部を介在させたことを特徴とするリニアレギュレータ回路。
4. 請求項１乃至３のいずれか１項に記載のリニアレギュレータ回路を搭載したことを特徴とする半導体装置。

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