JP2023046734A - 電源回路 - Google Patents

Abstract

【課題】出力電圧が０ボルト付近にあるような場合においても、電流制限を適切に行うことができる電源回路を提供する。【解決手段】実施形態の電源回路は、入力端子１１と出力端子１２間にトランジスタＭ１と並列に接続された、抵抗Ｒ１とトランジスタＭ２の直列回路と、入力端子１１に一端が接続された抵抗Ｒ２と、抵抗Ｒ２の他端が接続された第１の入力と、抵抗Ｒ１とトランジスタＭ２の接続ノードＮ２が接続された第２の入力とを有し、第１と第２の入力間の電圧差に応じた信号を出力するオペアンプＡｍｐ１と、オペアンプＡｍｐ１から出力される信号に応じた電流を出力するトランジスタＭ３と、その電流に応じた電圧を生成する抵抗Ｒ３と、その電圧と参照電圧の電圧差に応じた信号をトランジスタＭ１のゲート及びトランジスタＭ２のゲートに出力するオペアンプＡｍｐ２と、を有する。【選択図】図１

Description

本発明の実施形態は、電源回路に関する。

電源回路は、電流リミット回路を有している。例えば、電流リミット回路は、オペアンプを用いて出力電流を検出する電流検出回路を有し、出力端子へ流れる電流を検出し、検出された電流が所定値以上にならないように出力電流を制限する。

しかし、電源回路の出力電圧ＶＯＵＴが０ボルト近辺になると、電流検出回路が出力電流を適切に検出できなくなる場合がある。出力電流が適切に検出できなくなると、電流リミット回路は出力電流を適切に制限できない。

特許第５７９３９７９号公報

そこで、実施形態は、出力電圧が０ボルト付近にあるような場合においても、電流制限を適切に行うことができる電源回路を提供することを目的とする。

実施形態の電源回路は、入力端子と出力端子間に接続された第１のトランジスタと、前記入力端子と前記出力端子間に前記第１のトランジスタと並列に接続された、第１の抵抗と第２のトランジスタの直列回路と、前記入力端子に一端が接続された第２の抵抗と、前記第２の抵抗の他端が接続された第１の入力と、前記第１の抵抗と前記第２のトランジスタの接続ノードが接続された第２の入力とを有し、前記第１の入力と前記第２の入力間の第１の電圧差に応じた第１の信号を出力する第１のオペアンプと、前記第１のオペアンプから出力される前記第１の信号に応じた電流を出力する第３のトランジスタと、前記電流に応じた電圧を生成する第３の抵抗と、前記電圧が入力される第３の入力と、参照電圧が入力される第４の入力とを有し、前記第３の入力と前記第４の入力間の第２の電圧差に応じた第２の信号を前記第１のトランジスタのゲート及び前記第２のトランジスタのゲートに出力する第２のオペアンプと、を有する。

第１の実施形態に係わる電源回路の回路図である。 第１の実施形態に係わる、２つのオペアンプの内部回路を示した電源回路の回路図である。 第２の実施形態に係わる電源回路の回路図である。

以下、図面を参照して実施形態を説明する。
（第１の実施形態）
（構成）

図１は、本実施形態に係わる電源回路の回路図である。電源回路１は、外部からの電源として入力電圧ＶＩＮが供給される入力端子１１と、出力電圧ＶＯＵＴを出力する出力端子１２と、チャージポンプ回路１３と、オン／オフ入力回路１４と、トランジスタＭ１，Ｍ２，Ｍ３と、オペアンプＡｍｐ１，Ａｍｐ２と、抵抗Ｒ１，Ｒ２，Ｒ３とを有する。トランジスタＭ１，Ｍ２は、ＮＭＯＳトランジスタであり、トランジスタＭ３は、ＰＭＯＳトランジスタである。

トランジスタＭ１は、入力端子１１と出力端子１２の間に接続されている。トランジスタＭ１のドレインが入力端子１１に接続され、トランジスタＭ１のソースが出力端子１２に接続されている。

抵抗Ｒ１とトランジスタＭ２の直列回路も、入力端子１１と出力端子１２の間に接続されている。トランジスタＭ２のドレインが抵抗Ｒ１を介して入力端子１１に接続され、トランジスタＭ２のソースが出力端子１２に接続されている。

すなわち、トランジスタＭ１と、抵抗Ｒ１とトランジスタＭ２の直列回路とが、入力端子１１と出力端子１２の間に並列接続されている。

トランジスタＭ１に流れる電流の電流値が、トランジスタＭ２に流れる電流の電流値のＮ倍となるようなサイズ比をトランジスタＭ１とＭ２は、有している。図１において、「Ｎ：１」は、トランジスタＭ１とＭ２に流れる２つの電流の比率を示す。

トランジスタＭ１とＭ２のソースは共通の出力端子１２に接続され、トランジスタＭ１のゲートとトランジスタＭ２のゲートが接続されている。トランジスタＭ１のソースとゲート間に印加されるゲート・ソース電圧Ｖｇｓと、トランジスタＭ２のソースとゲート間に印加されるゲート・ソース電圧Ｖｇｓは、等しいので、トランジスタＭ１、Ｍ２は、カレントミラー回路を構成する。

オン／オフ入力回路１４は、直列接続されたトランジスタＭ４とトランジスタＭ５を有する。トランジスタＭ４は、ＰＭＯＳトランジスタであり、トランジスタＭ５は、ＮＭＯＳトランジスタである。トランジスタＭ４のソースは、チャージポンプ回路１３の出力に接続されている。トランジスタＭ５のソースは、接地電位ＧＮＤに接続されている。チャージポンプ回路１３の入力は、入力端子１１に接続され、チャージポンプ回路１３は、所定の電圧を生成して、オン／オフ入力回路１４へ出力する。

トランジスタＭ４のドレインとトランジスタＭ５のドレインの接続ノードＮ１の電圧は、オン／オフ入力回路１４へのオン／オフ入力に応じて変化する。接続ノードＮ１の電圧がＨｉｇｈになると、トランジスタＭ１，Ｍ２をオンにして、電源回路１は、出力端子１２に出力電圧ＶＯＵＴを出力する。

抵抗Ｒ１とトランジスタＭ２のドレインとの接続ノードＮ２は、オペアンプＡｍｐ１の非反転入力端子に接続されている。

抵抗Ｒ２の一端は、入力端子１１に接続されている。抵抗Ｒ２の他端は、トランジスタＭ３のソースに接続されている。抵抗Ｒ２の他端とトランジスタＭ３のソースの接続ノードＮ３は、オペアンプＡｍｐ１の反転入力端子に接続されている。よって、オペアンプＡｍｐ１は、抵抗Ｒ２の他端が接続された第１の入力と、抵抗Ｒ１とトランジスタＭ２の接続ノードＮ２が接続された第２の入力とを有し、第１の入力と第２の入力間の電圧差に応じた信号を出力する。

オペアンプＡｍｐ１の出力は、トランジスタＭ３のゲートに接続されている。抵抗Ｒ３が、トランジスタＭ３のドレインと接地電位ＧＮＤとの間に接続されている。

オペアンプＡｍｐ１は、反転入力端子の入力電圧Ａと非反転入力端子の入力電圧Ｂが等しくなるように、トランジスタＭ３を制御する。トランジスタＭ３は、オペアンプＡｍｐ１から出力される信号に応じた電流を出力する。抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値は等しい。そのため、トランジスタＭ３に流れる電流は、抵抗Ｒ１に流れる電流と等しく、かつ抵抗Ｒ３にも流れる。よって、抵抗Ｒ３は、抵抗Ｒ１に流れる電流に応じた電圧を生成する。

オペアンプＡｍｐ２の反転入力は、トランジスタＭ３のドレインと抵抗Ｒ３の一端の接続ノードＮ４に接続されている。オペアンプＡｍｐ２の非反転入力には、所定の参照電圧ＶＲＥＦが入力されている。オペアンプＡｍｐ２の出力は、トランジスタＭ１，Ｍ２のゲートに接続されている。よって、オペアンプＡｍｐ２は、接続ノードＮ４に発生した電圧が入力される第１の入力と、参照電圧ＶＲＥＦが入力される第２の入力とを有し、第１と第２の入力間の電圧差に応じた信号をトランジスタＭ１のゲート及びトランジスタＭ２のゲートに出力する。

図２は、オペアンプＡｍｐ１，Ａｍｐ２の内部回路を示した電源回路１の回路図である。図２に示すように、オペアンプＡｍｐ１は、２つのトランジスタＭ６，Ｍ７と、２つの定電流源ＣＣＳ１，ＣＣＳ２を含む。２つのトランジスタＭ６，Ｍ７は、いずれもＰＭＯＳトランジスタである。

トランジスタＭ６のソースは、接続ノードＮ３に接続されている。トランジスタＭ７のソースは、接続ノードＮ２に接続されている。トランジスタＭ６のゲートとトランジスタＭ７のゲートは、接続されている。

定電流源ＣＣＳ１が、トランジスタＭ６のドレインと接地電位ＧＮＤ間に接続されている。定電流源ＣＣＳ２が、トランジスタＭ７のドレインと接地電位ＧＮＤ間に接続されている。

トランジスタＭ６のドレインと定電流源ＣＣＳ１の接続ノードＮ５は、トランジスタＭ６のゲートとトランジスタＭ７のゲートに接続されている。よって、トランジスタＭ６とＭ７は、カレントミラー回路を構成する。

トランジスタＭ７のドレインと定電流源ＣＣＳ２の接続ノードＮ６は、トランジスタＭ３のゲートに接続されている。

オペアンプＡｍｐ１は、トランジスタＭ６のソースとゲート間に印加されるゲート・ソース電圧Ｖｇｓと、トランジスタＭ７のソースとゲート間に印加されるゲート・ソース電圧Ｖｇｓとが等しくなるように動作する。

例えば、トランジスタＭ７のゲート・ソース電圧Ｖｇｓが、トランジスタＭ６のゲート・ソース電圧Ｖｇｓよりも大きくなるように変化した場合、トランジスタＭ７のオン抵抗が低くなり、トランジスタＭ３のゲート電圧が高くなる。その結果、トランジスタＭ３のオン抵抗が高くなり、トランジスタＭ３に流れる電流は減少する。

その結果、トランジスタＭ６のソース電圧が高くなるので、トランジスタＭ６のゲート・ソース電圧Ｖｇｓが高くなり、トランジスタＭ６のゲート・ソース電圧Ｖｇｓと、トランジスタＭ７のゲート・ソース電圧Ｖｇｓとが等しくなる。

このように、オペアンプＡｍｐ１は、トランジスタＭ６のソースとゲート間に印加されるゲート・ソース電圧Ｖｇｓと、トランジスタＭ７のソースとゲート間に印加されるゲート・ソース電圧Ｖｇｓとが等しくなるように動作する。

また、オペアンプＡｍｐ２は、オペアンプＡｍｐ２１と、トランジスタＭ８を含む。トランジスタＭ８は、ＮＭＯＳトランジスタである。

接続ノードＮ４が、オペアンプＡｍｐ２１の非反転入力端子に接続されている。参照電圧ＶＲＥＦが、オペアンプＡｍｐ２１の反転入力端子に入力されている。オペアンプＡｍｐ２１の出力は、ＮＭＯＳトランジスタであるトランジスタＭ８のゲートに接続されている。トランジスタＭ８のドレインは、トランジスタＭ１のゲート及びトランジスタＭ２のゲートに接続されている。

入力端子１１に接続された２つの抵抗Ｒ１，Ｒ２と、２つの入力が接続ノードＮ２，Ｎ３に接続されたオペアンプＡｍｐ１が、入力電流を検出する入力電流検出回路ＩＣＤＣを構成する。すなわち、入力電流検出回路ＩＣＤＣは、入力端子１１から入力される入力電流を検出する。そして、トランジスタＭ３は、入力電流検出回路ＩＣＤＣにより検出された、入力電流に応じた電流を出力する。

入力電流検出回路ＩＣＤＣにより検出された電流値に対応する電圧が、オペアンプＡｍｐ２により参照電圧と比較され、その比較結果に基づいてトランジスタＭ１，Ｍ２のゲート電圧が調整される。
（作用）

次に、上述した電源回路１の動作を説明する。

電源回路１がオンされると、トランジスタＭ１とＭ２がオンして、出力電圧ＶＯＵＴが出力端子１２に発生する。トランジスタＭ２に流れる電流は、抵抗Ｒ１にも流れる。

一対のトランジスタＭ１，Ｍ２は、カレントミラー回路を構成しているので、トランジスタＭ１に流れる電流の電流値とトランジスタＭ２に流れる電流の電流値は、比例する。また、オペアンプＡｍｐ１は、接続ノードＮ２の電圧Ｂと接続ノードＮ３の電圧Ａが等しくなるようにトランジスタＭ３を制御する。すなわち、抵抗Ｒ１に流れる電流と抵抗Ｒ２に流れる電流は等しくなるように制御される。

トランジスタＭ３に流れる電流は、抵抗Ｒ３にも流れるため、接続ノードＮ４には、トランジスタＭ２に流れる電流に応じた電圧が生じる。オペアンプＡｍｐ２１は、接続ノードＮ４の電圧が参照電圧ＶＲＥＦと等しくなるように、トランジスタＭ１，Ｍ２のゲート電圧（ＶＧＡＴＥ）を制御する。

よって、例えば、出力端子１２に接続される回路へ流れる電流が大きくなって、入力電流が増えると、トランジスタＭ１，Ｍ２のゲート電圧（ＶＧＡＴＥ）を下げて、トランジスタＭ１に流れる電流量を制限する。

以上のように、入力電流検出回路ＩＣＤＣは、入力端子１１から入力される電流を検出し、検出した電流に応じた電圧が参照電圧ＶＲＥＦに一致するように、トランジスタＭ１，Ｍ２に流れる電流が制御される。出力電圧ＶＯＵＴが小さくなって、トランジスタＭ１，Ｍ２に流れる電流が大きくなろうとしても、オペアンプＡｍｐ２によりトランジスタＭ１，Ｍ２のゲートが制御されることによって、出力電流は、参照電圧ＶＲＥＦに応じて決まる出力電流のリミット値に制限される。

以上のように、本実施形態によれば、出力電圧が０ボルト付近にあるような場合においても、電流制限を適切に行うことができる電源回路を提供することができる。
（第２の実施形態）

第１の実施形態では、入力端子１１から入力される電流を検出するために、オペアンプＡｍｐ１を用いているが、オペアンプＡｍｐ１ｐの２つの入力間に入力オフセットがあると、入力端子１１から入力される電流を正しく検出できなくなる。第２の実施形態は、オペアンプＡｍｐ１の２つの入力間の入力オフセットをキャンセルするためのオフセット調整回路を電源回路に関する。

本実施形態の電源回路１Ａの構成は、第１の実施形態の電源回路１の構成と略同じであるため、第１の実施形態の構成要素と同じ構成要素については同じ数字、符号などを付して説明を省略し、第１の実施形態と異なる構成要素について説明する。

図３は、本実施形態に係わる電源回路の回路図である。なお、図３では、図１に示したチャージポンプ回路１３及びオン／オフ入力回路１４は省略されている。

図３の電源回路１Ａは、オペアンプＡｍｐ１Ａを有している。オペアンプＡｍｐ１Ａは、抵抗Ｒ４，Ｒ５と、オフセット調整回路ＯＡＣを有する。オペアンプＡｍｐ１ＡのトランジスタＭ６のソースは、抵抗Ｒ４を介して接続ノードＮ３に接続されている。オペアンプＡｍｐ１ＡのトランジスタＭ７のソースは、抵抗Ｒ５を介して接続ノードＮ２に接続されている。

オフセット調整回路ＯＡＣは、２つの可変電流源ＶＣＳ１、ＶＣＳ２を有する。可変電流源ＶＣＳ１の一端は、接地電位ＧＮＤに接続され、可変電流源ＶＣＳ１の他端は、トランジスタＭ７のソースと抵抗Ｒ５の接続ノードＮ８に接続されている。可変電流源ＶＣＳ２の一端は、接地電位ＧＮＤに接続され、可変電流源ＶＣＳ２の他端は、トランジスタＭ６のソースと抵抗Ｒ４の接続ノードＮ７に接続されている。可変電流源ＶＣＳ１は、接続ノードＮ８から電流を引き込む。可変電流源ＶＣＳ２は、接続ノードＮ７から電流を引き込む。可変電流源ＶＣＳ１、ＶＣＳ２が引き込む電流量は、オペアンプＡｍｐ１ｐの２つの入力間の入力オフセットをキャンセルするように、予め設定される。

すなわち、オペアンプＡｍｐ１Ａは、２つ入力間の入力オフセットを調整するオフセット調整回路ＯＡＣを含む。オフセット調整回路ＯＡＣにより、オペアンプＡｍｐ１Ａの２つの入力間にオフセットがキャンセルされるため、入力端子１１から入力される電流は、正しく検出され得る。

その他の動作は、第１の実施形態で説明した電源回路１と同様である。

なお、ここでは、オフセット調整回路ＯＡＣは、２つの抵抗Ｒ４，Ｒ５と２つの可変電流源ＶＣＳ１，ＶＣＳ２を有しているが、１つの抵抗と１つの可変電流源を有するだけでもよい。例えば、トランジスタＭ６，Ｍ７のいずれか一方のソース側にのみ抵抗を設け、その抵抗とトランジスタＭ６，Ｍ７のいずれか一方のソースとの接続ノードに可変電流源を設ける。その可変電流源により引き込まれる電流を調整することにより、オペアンプＡｍｐ１Ａの２つの入力間の入力オフセットをキャンセルすることができる。

よって、上述した各実施形態によれば、出力電圧が０ボルト付近にあるような場合においても、電流制限を適切に行うことができる電源回路を提供することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、１Ａ 電源回路、
１１ 入力端子、
１２ 出力端子、
１３ チャージポンプ回路、
１４ オン／オフ入力回路、
ＣＣＳ１，ＣＣＳ２ 定電流源、
ＩＣＤＣ 入力電流検出回路、
ＯＡＣ オフセット調整回路、
ＶＣＳ１、ＶＣＳ２ 可変電流源。

Claims (5)

1. 入力端子と出力端子間に接続された第１のトランジスタと、
   前記入力端子と前記出力端子間に前記第１のトランジスタと並列に接続された、第１の抵抗と第２のトランジスタの直列回路と、
   前記入力端子に一端が接続された第２の抵抗と、
   前記第２の抵抗の他端が接続された第１の入力と、前記第１の抵抗と前記第２のトランジスタの接続ノードが接続された第２の入力とを有し、前記第１の入力と前記第２の入力間の第１の電圧差に応じた第１の信号を出力する第１のオペアンプと、
   前記第１のオペアンプから出力される前記第１の信号に応じた電流を出力する第３のトランジスタと、
   前記電流に応じた電圧を生成する第３の抵抗と、
   前記電圧が入力される第３の入力と、参照電圧が入力される第４の入力とを有し、前記第３の入力と前記第４の入力間の第２の電圧差に応じた第２の信号を前記第１のトランジスタのゲート及び前記第２のトランジスタのゲートに出力する第２のオペアンプと、
   を有する電源回路。
2. 前記第１のオペアンプは、前記第１の入力と前記第２の入力間の入力オフセットを調整するオフセット調整回路を含む、請求項１に記載の電源回路。
3. 前記第１のトランジスタ及び前記第２のトランジスタは、ＮＭＯＳトランジスタである、請求項１に記載の電源回路。
4. 前記第３のトランジスタは、ＰＭＯＳトランジスタである、請求項１に記載の電源回路。
5. 入力端子と出力端子間に接続された第１のトランジスタと、
   前記入力端子から入力される入力電流を検出する入力電流検出回路と、
   前記入力電流検出回路により検出された前記入力電流に応じた電流を出力する第２のトランジスタと、
   前記電流に応じた電圧を生成する抵抗と、
   前記電圧が入力される第１の入力と、参照電圧が入力される第２の入力とを有し、前記第１の入力と前記第２の入力間の電圧差に応じた信号を前記第１のトランジスタのゲートに出力するオペアンプと、
   を有する電源回路。

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