JPWO2015178271A1 - 擬似抵抗回路及び電荷検出回路 - Google Patents

擬似抵抗回路及び電荷検出回路 Download PDF

Info

Publication number
JPWO2015178271A1
JPWO2015178271A1 JP2016521058A JP2016521058A JPWO2015178271A1 JP WO2015178271 A1 JPWO2015178271 A1 JP WO2015178271A1 JP 2016521058 A JP2016521058 A JP 2016521058A JP 2016521058 A JP2016521058 A JP 2016521058A JP WO2015178271 A1 JPWO2015178271 A1 JP WO2015178271A1
Authority
JP
Japan
Prior art keywords
voltage
effect transistor
field effect
terminal
operational amplifier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016521058A
Other languages
English (en)
Other versions
JP6270002B2 (ja
Inventor
恭英 高▲瀬▼
恭英 高▲瀬▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Publication of JPWO2015178271A1 publication Critical patent/JPWO2015178271A1/ja
Application granted granted Critical
Publication of JP6270002B2 publication Critical patent/JP6270002B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/46—One-port networks
    • H03H11/53—One-port networks simulating resistances; simulating resistance multipliers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45511—Indexing scheme relating to differential amplifiers the feedback circuit [FBC] comprising one or more transistor stages, e.g. cascaded stages of the dif amp, and being coupled between the loading circuit [LC] and the input circuit [IC]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45512—Indexing scheme relating to differential amplifiers the FBC comprising one or more capacitors, not being switched capacitors, and being coupled between the LC and the IC

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Amplifiers (AREA)
  • Networks Using Active Elements (AREA)

Abstract

擬似抵抗回路（１）は、第２の電界効果トランジスタ（Ｍｂ）のドレイン電圧と基準抵抗素子（Ｒｓｔｄ）の他方の端部の電圧とを等しくさせ、かつ、第１の電界効果トランジスタ（Ｍａ）のドレイン電圧と第２の電界効果トランジスタ（Ｍｂ）のドレイン電圧とを一定の関係を保たせるように、第１及び第２の電流源（２３ａ）、（２３ｂ）の電流を調整すると共に、第２の電界効果トランジスタ（Ｍｂ）のゲート電圧を調整する第１のゲート電圧調整回路（２１）と、第２の電界効果トランジスタ（Ｍｂ）のゲート電圧と第１の電界効果トランジスタ（Ｍａ）のゲート電圧とを一定の関係に保たせるようにそれを調整する第２のゲート電圧調整回路（２２）と、を備える。

Description

本発明は、擬似抵抗回路及び電荷検出回路に関し、特に、弱反転領域で使用されるＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を備えた擬似抵抗回路及びそれを用いた電荷検出回路に関する。
近年、絶縁体の圧電素子を用いた歪ゲージや加速度センサ等の電荷発生型のセンサである電荷出力センサが用いられるようになってきている。かかる電荷出力センサでは、微小な電荷を検出しているため、その検出信号を増幅するための増幅回路が必要となっている。
また、近年、半導体デバイス中では、その高機能・高集積化に伴い、ギガオームのオーダの抵抗値を呈する抵抗素子が必要となっている。
かかる状況下で、特許文献１は、検出装置、センサ及び電子機器に関し、非反転入力端子が接地された演算増幅器と、演算増幅器の出力端子と反転入力端子との間に並列に電気的に接続された抵抗素子及びコンデンサと、を備える増幅回路を開示する。
また、特許文献２は、マイクロ電子集積回路用のギガオーム負荷抵抗に関し、ＭＯＳＦＥＴを弱反転領域で使用して、高抵抗素子を得ることを開示する。
特開２００８−２２４２３０号公報 国際公開第９５／２５３４９号
しかしながら、本発明者の検討によれば、電荷検出回路においては、電荷出力センサからの検出信号の周波数範囲が低周波数領域にまで及ぶ場合も多く、かかる場合には、抵抗素子の抵抗値（帰還抵抗）とコンデンサの容量（帰還容量）とよって決まる遮断周波数を下げるために、少なくとも数十ＭΩ以上の高抵抗素子を搭載する必要がある。
ここで、特許文献１が開示する構成では、数十ＭΩ以上の高抵抗素子を搭載しようとすると、回路構成自体が大型化してしまう。また、それを小型化・集積化する具体的な構成については、何等の開示や示唆がなされていない。
一方で、特許文献２が開示する構成では、ＭＯＳＦＥＴを弱反転領域で使用して、高抵抗素子を得ることを開示してはいるが、それをどのように電荷検出回路に適用するかという具体的構成については、何等の開示や示唆がなされていない。
更に、本発明者の検討によれば、ＭＯＳＦＥＴの弱反転領域におけるＭＯＳＦＥＴの抵抗値は、ＭＯＳＦＥＴの酸化膜容量、及び閾値電圧や温度等の要因に応じて指数的に変動するものであるため、ＭＯＳＦＥＴの一連の製造工程のばらつき、及び電源電圧、温度の変化に対して非常に敏感である。また、かかる弱反転領域におけるＭＯＳＦＥＴの抵抗値は、ゲート電圧だけでなく、ドレイン電圧、ソース電圧の変動に応じても指数的に変動するものでもある。
よって、ＭＯＳＦＥＴを弱反転領域で動作させて、擬似抵抗素子として電荷検出回路に適用した場合には、ＭＯＳＦＥＴの抵抗値、つまり擬似抵抗値を調整するためにゲート電圧の調整回路が別途必要になると共に、ＭＯＳＦＥＴのドレイン‐ソース間電圧が変化した際に擬似抵抗値も変動してしまうため、抵抗素子としての非線形性が強く、電源電圧の変動等に伴ってその出力信号に波形歪みが生じることが考えられる。
つまり、現状では、電界効果トランジスタの擬似抵抗値を、製造工程のばらつき、及び電源電圧、温度の変化に応じて調整する付加的な調整回路を設ける必要性を排すると共に、電界効果トランジスタの電源電圧の変動に起因する波形歪みを低減可能な新規な構成の擬似抵抗回路及びそれを用いた電荷検出回路が待望された状況にある。
本発明は、以上の検討を経てなされたものであり、電界効果トランジスタの擬似抵抗値を調整する付加的な調整回路を設ける必要性を排すると共に、電界効果トランジスタの電源電圧の変動に起因する波形歪みを低減可能な擬似抵抗回路及びそれを用いた電荷検出回路を提供することを目的とする。
以上の目的を達成するべく、本発明は、第１の電流源と、第２の電流源と、弱反転領域で動作する第１の電界効果トランジスタと、前記第１の電界効果トランジスタの電気的特性とマッチングされた電気的特性を有し、ソース端子が基準電圧端子に電気的に接続され、ドレイン端子が前記第１の電流源に電気的に接続された第２の電界効果トランジスタと、一方の端部が前記基準電圧端子に電気的に接続され、他方の端部が前記第２の電流源に電気的に接続された基準抵抗素子と、前記第２の電界効果トランジスタのドレイン電圧と前記基準抵抗素子の前記他方の端部の電圧とを等しくさせ、かつ、前記第１の電界効果トランジスタのドレイン電圧と前記第２の電界効果トランジスタの前記ドレイン電圧とを一定の関係に保たせるように、前記第１の電流源の電流及び前記第２の電流源の電流を調整すると共に、前記第２の電界効果トランジスタのゲート電圧を調整する第１のゲート電圧調整回路と、前記第１の電界効果トランジスタのゲート電圧と前記第２の電界効果トランジスタの前記ゲート電圧とを一定の関係に保たせるように、前記第１の電界効果トランジスタの前記ゲート電圧を調整する第２のゲート電圧調整回路と、を備えた擬似抵抗回路であることを第１の局面とする。
かかる第１の局面の構成においては、第１のゲート電圧調整回路が、第２の電界効果トランジスタのドレイン電圧と基準抵抗素子の他方の端部の電圧とを等しくさせ、かつ、第１の電界効果トランジスタのドレイン電圧と第２の電界効果トランジスタのドレイン電圧とを一定の関係に保たせるように、第１の電流源の電流及び第２の電流源の電流を調整すると共に、第２の電界効果トランジスタのゲート電圧を調整しながら、第２のゲート電圧調整回路が、第１の電界効果トランジスタのゲート電圧と第２の電界効果トランジスタのゲート電圧とを一定の関係に保たせるように、第１の電界効果トランジスタのゲート電圧を調整することによって、第１の電界効果トランジスタの疑似抵抗値が、所定値に安定する。
また、本発明は、かかる第１の局面に加えて、前記第１のゲート電圧調整回路は、前記第１の電界効果トランジスタの前記ドレイン電圧と前記第２の電界効果トランジスタの前記ドレイン電圧及び前記基準抵抗素子の前記他方の端部の前記電圧とに一定の電位差を与えるための第１の電圧源を備えることを第２の局面とする。
かかる第２の局面の構成においては、第１の電圧源が、第１の電界効果トランジスタのドレイン電圧と第２の電界効果トランジスタのドレイン電圧及び基準抵抗素子の他方の端部の電圧とに一定の電位差を与えることによって、第１の電界効果トランジスタのドレイン電圧が正負に変動するような場合であってもその変動の影響を排して、第１の電界効果トランジスタの疑似抵抗値が、所定値に安定して維持される。
また、本発明は、かかる第２の局面に加えて、前記第２のゲート電圧調整回路は、前記第１の電界効果トランジスタの前記ゲート電圧と前記第２の電界効果トランジスタの前記ゲート電圧とに一定の電位差を与えるための第２の電圧源を備えることを第３の局面とする。
かかる第３の局面の構成においては、第１の電界効果トランジスタのゲート端子と第２の電界効果トランジスタのゲート端子とを電気的に接続する電気配線に所定の電圧の第２の電圧源を設けることにより、その電圧を利用して、第１の電界効果トランジスタのゲート電圧を典型的には低下させるように調整して、第１の電界効果トランジスタの疑似抵抗値を典型的にはより大きな値へと調整自在とする。
また、本発明は、かかる第３の局面に加えて、前記第１の電圧源及び前記第２の電圧源は、各々、ＰＴＡＴ電流源と抵抗素子とを備えることを第４の局面とする。
かかる第４の局面の構成においては、第１の電圧源及び第２の電圧源が、ＰＴＡＴ電流源と抵抗素子とを備えるフローティング電圧源であることにより、第１の電界効果トランジスタの疑似抵抗値におけるドレイン電圧の影響による温度依存性を相殺することで、第１の電界効果トランジスタの疑似抵抗値を調整自在とし、かつその温度依存性を低減する。
また、本発明は、かかる第１から第４の局面のいずれかに加えて、前記第１のゲート電圧調整回路は、第１の演算増幅器及び第２の演算増幅器を備え、前記第１の演算増幅器の２つの入力端子には、前記第１の電界効果トランジスタの前記ドレイン電圧と一定の関係を保つ電圧及び前記基準抵抗素子の前記他方の端子の前記電圧が対応して入力され、前記第１の演算増幅器の出力端子は、前記第１の電流源及び前記第２の電流源の各々の電流供給動作を制御するための電圧を前記第１の電流源及び前記第２の電流源に各々入力し、前記第２の演算増幅器の２つの入力端子には、前記基準抵抗素子の前記他方の端子の前記電圧及び前記第２の電界効果トランジスタの前記ドレイン電圧が対応して入力され、前記第２の演算増幅器の出力端子は、前記第２の電界効果トランジスタの前記ゲート端子に前記ゲート電圧を入力することを第５の局面とする。
かかる第５の局面の構成においては、第１の演算増幅器が、第１の電流源及び第２の電流源の各々の電流供給動作を制御しながら、第２の演算増幅器が、負帰還動作をすることによって、第１の電界効果トランジスタの疑似抵抗値が、所定値に安定する。
また、本発明は、かかる第１から第４の局面のいずれかに加えて、前記第１のゲート電圧調整回路は、第１の演算増幅器及び第２の演算増幅器を備え、前記第１の演算増幅器の２つの入力端子には、前記第１の電界効果トランジスタの前記ドレイン電圧と一定の関係を保つ電圧及び前記基準抵抗素子の前記他方の端子の前記電圧が対応して入力され、前記第１の演算増幅器の出力端子は、前記第１の電流源及び前記第２の電流源の各々の電流供給動作を制御するための電圧を前記第１の電流源及び前記第２の電流源に各々入力し、前記第２の演算増幅器の２つの入力端子には、前記第１の電界効果トランジスタの前記ドレイン電圧と一定の関係を保つ電圧及び前記第２の電界効果トランジスタの前記ドレイン電圧が対応して入力され、前記第２の演算増幅器の出力端子は、前記第２の電界効果トランジスタの前記ゲート端子に前記ゲート電圧を入力することを第６の局面とする。
かかる第６の局面の構成においては、第１の演算増幅器が、前記第１の電流源及び前記第２の電流源の各々の電流供給動作を制御しながら、第２の演算増幅器が、負帰還動作をすることによって、第１の電界効果トランジスタの疑似抵抗値が、所定値に安定する。
また、本発明は、第１から第６のいずれかの局面に記載の前記擬似抵抗回路と、前記第１の電界効果トランジスタの前記ソース端子に電気的に接続された反転入力端子、基準電圧が入力される非反転入力端子、及び前記第１の電界効果トランジスタの前記ドレイン端子に電気的に接続された出力端子を有する第３の演算増幅器と、前記第３の演算増幅器の前記反転入力端子と前記第３の演算増幅器の前記出力端子との間、及び前記第１の電界効果トランジスタの前記ソース端子と前記第１の電界効果トランジスタの前記ドレイン端子との間に電気的に接続されたコンデンサと、を備えた電荷検出回路であることを第７の局面とする。
かかる第７の局面の構成においては、第１から第６の局面のいずれかに記載の擬似抵抗回路の動作と相まって、電荷検出回路の出力信号には、疑似抵抗回路の非線形性に起因する波形歪みが低減される。また、第１の電界効果トランジスタの疑似抵抗値は、相対的に大きな値を呈するので、電荷出力センサからの低周波数領域の検出信号も、第３の演算増幅器で確実に増幅されて、電荷検出回路から出力される。
以上の本発明の第１の局面における擬似抵抗回路によれば、弱反転領域で動作する第１の電界効果トランジスタと、第１の電界効果トランジスタの電気的特性とマッチングされた電気的特性を有し、ソース端子が基準電圧端子に電気的に接続され、ドレイン端子が第１の電流源に電気的に接続された第２の電界効果トランジスタと、一方の端部が基準電圧端子に電気的に接続され、他方の端部が第２の電流源に電気的に接続された基準抵抗素子と、第２の電界効果トランジスタのドレイン電圧と基準抵抗素子の他方の端部の電圧とを等しくさせ、かつ、第１の電界効果トランジスタのドレイン電圧と第２の電界効果トランジスタのドレイン電圧とを一定の関係に保たせるように、第１の電流源の電流及び第２の電流源の電流を調整すると共に、第２の電界効果トランジスタのゲート電圧を調整する第１のゲート電圧調整回路と、第１の電界効果トランジスタのゲート電圧と第２の電界効果トランジスタのゲート電圧とを一定の関係に保たせるように、第１の電界効果トランジスタのゲート電圧を調整する第２のゲート電圧調整回路と、を備えることにより、第１の電界効果トランジスタの擬似抵抗値を個別に調整する付加的な調整回路を設ける必要性を排することができると共に、第１の電界効果トランジスタの擬似抵抗値を所定値に安定させることができる。
また、本発明の第２の局面における擬似抵抗回路によれば、第１の電圧源が、第１の電界効果トランジスタのドレイン電圧と第２の電界効果トランジスタのドレイン電圧及び基準抵抗素子の他方の端部の電圧とに一定の電位差を与えることにより、第１の電界効果トランジスタのドレイン電圧が正負に変動しても、第１の電界効果トランジスタの擬似抵抗値を所定値に安定して維持することができる。
また、本発明の第３の局面における擬似抵抗回路によれば、第１の電界効果トランジスタのゲート端子と第２の電界効果トランジスタのゲート端子とを電気的に接続する電気配線に所定の電圧の第２の電圧源を設けることにより、第２の電圧源を利用して第１の電界効果トランジスタの擬似抵抗値を調整することができる。
また、本発明の第４の局面における擬似抵抗回路によれば、第１の電圧源及び第２の電圧源が、ＰＴＡＴ電流源と抵抗素子とを備えるフローティング電圧源であることにより、第１の電界効果トランジスタの疑似抵抗値における温度依存性を相殺することで、第１の電界効果トランジスタの疑似抵抗値を調整自在とし、かつその温度依存性を低減することができる。
また、本発明の第５の局面における擬似抵抗回路によれば、第１の演算増幅器の２つの入力端子には、第１の電界効果トランジスタのドレイン電圧と一定の関係を保つ電圧及び基準抵抗素子の他方の端子の電圧が対応して入力され、第１の演算増幅器の出力端子が、第１の電流源及び第２の電流源の各々の電流供給動作を制御するための電圧を第１の電流源及び第２の電流源に各々入力し、第２の演算増幅器の２つの入力端子には、基準抵抗素子の他方の端子の電圧及び第２の電界効果トランジスタのドレイン電圧が対応して入力され、第２の演算増幅器の出力端子が、第２の電界効果トランジスタのゲート端子にゲート電圧を入力することにより、第１の演算増幅器が、第１の電流源及び第２の電流源の各々の電流供給動作を制御しながら、第２の演算増幅器が、負帰還動作をするものであるため、第１の電界効果トランジスタの疑似抵抗値を所定値に安定させることができる。
また、本発明の第６の局面における擬似抵抗回路によれば、第１の演算増幅器の２つの入力端子には、第１の電界効果トランジスタのドレイン電圧と一定の関係を保つ電圧及び基準抵抗素子の他方の端子の電圧が対応して入力され、第１の演算増幅器の出力端子が、第１の電流源及び第２の電流源の各々の電流供給動作を制御するための電圧を第１の電流源及び第２の電流源に各々入力し、第２の演算増幅器の２つの入力端子には、第１の電界効果トランジスタのドレイン電圧と一定の関係を保つ電圧及び第２の電界効果トランジスタのドレイン電圧が対応して入力され、第２の演算増幅器の出力端子が、第２の電界効果トランジスタのゲート端子にゲート電圧を入力することにより、第１のゲート電圧調整回路が、第１の演算増幅器及び第２の演算増幅器を備え、第１の演算増幅器が、第１の電流源及び第２の電流源の各々の電流供給動作を制御しながら、第２の演算増幅器が、負帰還動作をするものであるため、第１の電界効果トランジスタの疑似抵抗値を所定値に安定させることができる。
また、本発明の第７の局面における電荷検出回路によれば、第１から第６の局面のいずれかに記載の擬似抵抗回路と、第１の電界効果トランジスタのソース端子に電気的に接続された反転入力端子、基準電圧が入力される非反転入力端子、及び第１の電界効果トランジスタのドレイン端子に電気的に接続された出力端子を有する第３の演算増幅器と、第３の演算増幅器の反転入力端子と第３の演算増幅器の出力端子との間、及び第１の電界効果トランジスタのソース端子と第１の電界効果トランジスタのドレイン端子との間に電気的に接続されたコンデンサとを備えることにより、第１から第４のいずれかに記載の擬似抵抗回路の効果と相まって、擬似抵抗値の非線形性に起因する波形歪みが低減された電荷検出回路の出力信号を得ることができる。また、第１の電界効果トランジスタの擬似抵抗値は、相対的に大きな値を呈することができるので、電荷出力センサからの低周波数領域の検出信号も、第３の演算増幅器で確実に増幅して、電荷検出回路から出力することができる。更に、このように擬似抵抗回路を含む電荷検出回路では、容易に集積化することができる。
図１は、本発明の実施形態における擬似抵抗回路の構成を示す回路図である。 図２は、図１に示す擬似抵抗回路の具体例１の構成を示す回路図である。 図３は、図２に示す擬似抵抗回路の具体例１の構成を適用した電荷検出回路の構成を示す回路図である。 図４は、図１に示す擬似抵抗回路の具体例２の構成を示す回路図である。 図５は、図４に示す擬似抵抗回路の具体例２の構成を適用した電荷検出回路の構成を示す回路図である。 図６は、図１に示す擬似抵抗回路の具体例３の構成を示す回路図である。 図７は、図６に示す擬似抵抗回路の具体例３の構成を適用した電荷検出回路の構成を示す回路図である。 図８は、図１に示す擬似抵抗回路の具体例４の構成を示す回路図である。 図９は、図８に示す擬似抵抗回路の具体例４の構成を適用した電荷検出回路の構成を示す回路図である。 図１０は、図１に示す擬似抵抗回路の具体例５の構成を示す回路図である。 図１１は、図１０に示す擬似抵抗回路の具体例５の構成を適用した電荷検出回路の構成を示す回路図である。 図１２は、図１に示す擬似抵抗回路の具体例６の構成を示す回路図である。 図１３は、図１２に示す擬似抵抗回路の具体例６の構成を適用した電荷検出回路の構成を示す回路図である。
以下、図面を適宜参照して、本発明の実施形態における擬似抵抗回路及びそれを用いた電荷検出回路につき、詳細に説明する。
〔擬似抵抗回路の構成〕
まず、図１を参照して、本実施形態における擬似抵抗回路１の構成につき、詳細に説明する。
図１は、本実施形態における擬似抵抗回路の構成を示す回路図である。
図１に示すように、本実施形態における擬似抵抗回路１は、第１の電界効果トランジスタＭａと、第１の電界効果トランジスタＭａの抵抗値の変動に起因する波形歪みを低減する歪補償バイアス源２と、を備えている。
第１の電界効果トランジスタＭａは、典型的には、ＭＯＳＦＥＴであり、ｎ型のＭＯＳＦＥＴによって構成されているものとする。第１の電界効果トランジスタＭａは、弱反転領域で動作させることによって擬似抵抗素子として機能する。つまり、第１の電界効果トランジスタＭａの抵抗値は、その弱反転領域における擬似抵抗値である。
ここで、第１の電界効果トランジスタＭａのソース端子Ｓは、接地端子等の基準電圧を与える基準電圧端子に電気的に接続されている。第１の電界効果トランジスタＭａのドレイン端子Ｄは、その電圧が負のドレイン電圧Ｖｏである端子であり、詳細は後述する歪補償バイアス源２における第１のゲート電圧調整回路２１に電気的に接続されている。また、第１の電界効果トランジスタＭａのゲート端子Ｇは、詳細は後述する歪補償バイアス源２における第２のゲート電圧調整回路２２に電気的に接続されている。
歪補償バイアス源２は、第２の電界効果トランジスタＭｂと、基準抵抗素子Ｒｓｔｄと、第１のゲート電圧調整回路２１と、第２のゲート電圧調整回路２２と、第１の電流源２３ａと、第２の電流源２３ｂと、を備えている。
第２の電界効果トランジスタＭｂの電気的特性は、第１の電界効果トランジスタＭａの電気的特性とマッチングされている。つまり、本実施形態においては、第２の電界効果トランジスタＭｂは、典型的には、第１の電界効果トランジスタＭａと同一ウェハ上で一連の同一工程により同じ物性的構成のものとして作製されたものである。すなわち、第２の電界効果トランジスタＭｂは、第１の電界効果トランジスタＭａと同一の極性を有し、典型的には、ＭＯＳＦＥＴであり、ｎ型のＭＯＳＦＥＴによって構成されているものとする。また、第２の電界効果トランジスタＭｂは、第１の電界効果トランジスタＭａと同様に、弱反転領域で動作されるものであり、第２の電界効果トランジスタＭｂの抵抗値は、その弱反転領域における擬似抵抗値である。
ここで、第２の電界効果トランジスタＭｂのソース端子Ｓは、接地端子等の基準電圧を与える基準電圧端子に電気的に接続されている。第２の電界効果トランジスタＭｂのドレイン端子Ｄは、第１のゲート電圧調整回路２１及び第１の電流源２３ａに電気的に接続されている。また、第２の電界効果トランジスタＭｂのゲート端子Ｇは、第１のゲート電圧調整回路２１及び第２のゲート電圧調整回路２２に電気的に接続されている。
基準抵抗素子Ｒｓｔｄの一方の端部は、接地端子等の基準電圧を与える基準電圧端子に電気的に接続されていると共に、基準抵抗素子Ｒｓｔｄの他方の端部は、第１のゲート電圧調整回路２１及び第２の電流源２３ｂに電気的に接続されている。
第１のゲート電圧調整回路２１は、第２の電界効果トランジスタＭｂのドレイン電圧と基準抵抗素子Ｒｓｔｄの他方の端部の電圧とを等しくさせ、かつ、第１の電界効果トランジスタＭａのドレイン電圧と第２の電界効果トランジスタＭｂのドレイン電圧とを一定の関係に保たせるように、第１の電流源２３ａの電流及び第２の電流源２３ｂ電流を調整すると共に、第２の電界効果トランジスタＭｂのゲート電圧を調整する。ここで、第１の電界効果トランジスタＭａのドレイン電圧と第２の電界効果トランジスタＭｂのドレイン電圧及び基準抵抗素子Ｒｓｔｄの他方の端部の電圧とを一定の関係に保たせることには、それらを等しくさせることを含む。
第２のゲート電圧調整回路２２は、第１の電界効果トランジスタＭａのゲート電圧と第２の電界効果トランジスタＭｂのゲート電圧とを一定の関係に保たせるように、第１の電界効果トランジスタＭａのゲート電圧を調整する。ここで、第１の電界効果トランジスタＭａのゲート電圧と第２の電界効果トランジスタＭｂのゲート電圧とを一定の関係に保たせることには、それらを等しくさせることを含む。
ここで、図中、第２の電界効果トランジスタＭｂのドレイン端子Ｄ、第１のゲート電圧調整回路２１、及び第１の電流源２３ａを電気的に接続する電気配線上の部位をノードＮ１で示す。また、基準抵抗素子Ｒｓｔｄの他方の端部、第１のゲート電圧調整回路２１、及び第２の電流源２３ｂを電気的に接続する電気配線上の部位をノードＮ２で示す。
〔擬似抵抗回路の動作〕
次に、以上の構成を有する擬似抵抗回路１の動作につき、詳細に説明する。
以上の構成を有する擬似抵抗回路１において、第１の電界効果トランジスタＭａのゲート端子Ｇの電圧及び第２の電界効果トランジスタＭｂのゲート端子Ｇの電圧が、所定値よりも高い、つまり、これらの擬似抵抗値が所定値よりも小さくなっている場合において、かかる擬似抵抗回路１の動作について検討する。
かかる条件下では、第１のゲート電圧調整回路２１は、ノードＮ１の電圧とノードＮ２の電圧とを等しくさせ、かつ、第１の電界効果トランジスタＭａのドレイン電圧と第２の電界効果トランジスタＭｂのドレイン電圧とを一定の関係に保せることにより、第１の電流源２３ａ及び第２の電流源２３ｂを介して、第２の電界効果トランジスタＭｂのゲート電圧を調整する。また、第２のゲート電圧調整回路２２は、第１の電界効果トランジスタＭａのゲート電圧と第２の電界効果トランジスタＭｂのゲート電圧とを一定の関係に保たせるように、第１の電界効果トランジスタＭａのゲート電圧を調整する。その結果、第１の電界効果トランジスタＭａのゲート電圧は所定値に安定していくことになる。よって、以上の構成を有する擬似抵抗回路１においては、第１の電界効果トランジスタＭａの擬似抵抗値が、所定値に安定的に維持されることになる。
なお、以上の構成の擬似抵抗回路１は、詳細は後述する各具体例における電荷検出回路に適用できることはもちろんである。
以下、以上の構成を有する擬似抵抗回路１及びそれを用いた電荷検出回路の各具体例につき、図面を参照して、詳細に説明する。
〔具体例１〕
最初に、図１に示す擬似抵抗回路１及びそれを用いた電荷検出回路の具体例１につき、図２及び図３を参照して、詳細に説明する。
図２は、本具体例における擬似抵抗回路の構成を示す回路図である。
〔擬似抵抗回路の構成〕
まず、図２を参照して、本実施形態における擬似抵抗回路１０の構成及び動作につき、詳細に説明する。
図２に示すように、本具体例における擬似抵抗回路１０では、図１に示す第１のゲート電圧調整回路２１が、第１の演算増幅器ＯＰ１、第２の演算増幅器ＯＰ２、及び第１の演算増幅器ＯＰ１と第１の電界効果トランジスタＭａのドレイン端子Ｄとを電気的に接続する電気配線によって具体的に構成され、図１に示す第２のゲート電圧調整回路２２が、第１の電界効果トランジスタＭａのゲート端子Ｇと第２の電界効果トランジスタＭｂのゲート端子Ｇとを電気的に接続する電気配線のみによって具体的に構成され、更に、図１に示す第１の電流源２３ａ及び第２の電流源２３ｂが、各々、電界効果トランジスタによって具体的に構成されていることが主たる相違点であり、残余の構成は同様である。よって、本具体例では、かかる具体化された相違点に着目して説明することとし、同一な構成については、同じ符号を用い、その説明を簡略化又は省略するものとする。なお、第１の電流源２３ａ及び第２の電流源２３ｂを各々構成する電界効果トランジスタは、強反転領域で動作されるものとする。
ここで、第１の演算増幅器ＯＰ１の非反転入力端子（＋）は、基準抵抗素子Ｒｓｔｄの他方の端部、第２の演算増幅器ＯＰ２の非反転入力端子（＋）、及び第２の電流源２３ｂを構成する電界効果トランジスタのソース端子Ｓに電気的に接続されている。第１の演算増幅器ＯＰ１の反転入力端子（−）は、第１の電界効果トランジスタＭａのドレイン端子Ｄに電気配線のみによって電気的に接続されている。つまり、本具体例では、第１の電界効果トランジスタＭａのドレイン電圧と第２の電界効果トランジスタＭｂのドレイン電圧とは、等しく保たされることになる。また、第１の演算増幅器ＯＰ１の出力端子は、第１の電流源２３ａ、第２の電流源２３ｂを各々構成する２つの電界効果トランジスタのゲート端子Ｇに電気的に接続されている。
第２の演算増幅器ＯＰ２の非反転入力端子（＋）は、基準抵抗素子Ｒｓｔｄの他方の端部、第１の演算増幅器ＯＰ１の非反転入力端子（＋）、及び第２の電流源２３ｂを構成する電界効果トランジスタのドレイン端子Ｄに電気的に接続されている。第２の演算増幅器ＯＰ２の反転入力端子（−）は、第２の電界効果トランジスタＭｂのドレイン端子Ｄ及び第１の電流源２３ａを構成する電界効果トランジスタのドレイン端子Ｄに電気的に接続されている。また、第２の演算増幅器ＯＰ２の出力端子は、第２の電界効果トランジスタＭｂのゲート端子Ｇに電気的に接続されている。
第１の電流源２３ａ及び第２の電流源２３ｂを構成する２つの電界効果トランジスタのソース端子Ｓは、電源Ｖｓｓに各々電気的に接続される。なお、第１の電流源２３ａ及び第２の電流源２３ｂは、バイポーラトランジスタによって構成されてもよい。
第１の電界効果トランジスタＭａのゲート端子Ｇと第２の電界効果トランジスタＭｂのゲート端子Ｇとは、電気配線のみによって電気的に接続されている。つまり、本具体例では、これらのゲート電圧は等しく保たされることになる。
ここで、図中、第２の電界効果トランジスタＭｂのドレイン端子Ｄ、第２の演算増幅器ＯＰ２の反転入力端子（−）、及び第１の電流源２３ａを電気的に接続する電気配線上の部位をノードＮ１で示す。また、基準抵抗素子Ｒｓｔｄの他方の端部、第１の演算増幅器ＯＰ１及び第２の演算増幅器ＯＰ２の非反転入力端子（＋）、及び第２の電流源２３ｂを電気的に接続する電気配線上の部位をノードＮ２で示す。
〔擬似抵抗回路の動作〕
次に、以上の構成を有する擬似抵抗回路１０の動作につき、詳細に説明する。
以上の構成を有する擬似抵抗回路１０において、第１の電界効果トランジスタＭａのゲート端子Ｇの電圧及び第２の電界効果トランジスタＭｂのゲート端子Ｇの電圧が所定値よりも高い、つまり、これらの擬似抵抗値が所定値よりも小さくなっており、第１の電界効果トランジスタＭａのドレイン電圧Ｖｏが負の電圧になっている場合において、かかる擬似抵抗回路１０の動作について検討する。
かかる条件下では、第１の演算増幅器ＯＰ１の非反転入力端子（＋）には基準抵抗素子Ｒｓｔｄの他方の端部の電圧、つまりノードＮ２の電圧が入力されると共に、第１の演算増幅器ＯＰ１の反転入力端子（−）には負の電圧が入力される。このため、第１の演算増幅器ＯＰ１の出力電圧が変化することによって、第１の電流源２３ａ及び第２の電流源２３ｂを構成する電界効果トランジスタの各々のゲート電圧を介して、それらが流す電流が変化し、最終的に第１の演算増幅器ＯＰ１の比反転入力端子（＋）の電圧と反転入力端子（−）の電圧とがほぼ等しい状態に収束する。これにより、第２の電界効果トランジスタＭｂ及び第１の電流源２３ａ、並びに基準抵抗素子Ｒｓｔｄ及び第２の電流源３ｂを各々介しながら、接地端子等の基準電圧を与える基準電圧端子と電源Ｖｓｓの間に電流が流れて、ノードＮ１、Ｎ２にこれに応じた電圧が発生する。この際、ノードＮ１の電圧は、第２の電界効果トランジスタＭｂのドレイン端子Ｄのドレイン電圧を反映した値となると共に、ノードＮ２の電圧は、基準抵抗素子Ｒｓｔｄの他方の端部の電圧を反映した値となる。
このとき、第２の電界効果トランジスタＯＰ２の反転入力端子（＋）にはノードＮ２の電圧が入力され、非反転入力端子（＋）にはノードＮ１の電圧が入力される。このため、ノードＮ１、Ｎ２の各々の電圧の差に応じて第２の演算増幅器ＯＰ２の出力電圧が低下することによって、第１の電界効果トランジスタＭａ及び第２の電界効果トランジスタＭａＭｂのゲート電圧が互いに同じだけ低下し、第１の電界効果トランジスタＭａ及び第２の電界効果トランジスタＭａの擬似抵抗値が増加する。
更に、第２の演算増幅器ＯＰ２により、引き続き負帰還がかかることによって、ノードＮ１、Ｎ２の各々の電圧の差が減小していく。この結果、第２の電界効果トランジスタＭｂのゲート電圧が減小して所定値に安定していき、これに対応して第１の電界効果トランジスタＭａのゲート電圧が減小して所定値に安定していく。
つまり、このように第２の演算増幅器ＯＰ２の負帰還動作によって、第２の電界効果トランジスタＭｂの疑似抵抗値及び第１の電界効果トランジスタＭａの擬似抵抗値が、共に、次第に大きくなっていき、最終的には所定値に安定することになる。
よって、以上の構成を有する擬似抵抗回路１０においては、第２の電界効果トランジスタＭｂのドレイン電圧と基準抵抗素子Ｒｓｔｄの他方の端部の電圧とを等しくし、かつ、第１の電界効果トランジスタＭａのドレイン電圧と第２の電界効果トランジスタＭｂのドレイン端子Ｄのドレイン電圧とを等しく保つように、第２の電界効果トランジスタＭｂのゲート電圧を変化させて安定させ、第１の電界効果トランジスタＭａのゲート電圧と第２の電界効果トランジスタＭｂのゲート電圧を等しく保たせることで、第１の電界効果トランジスタＭａの擬似抵抗値が所定値に安定的に維持されることになる。
〔電荷検出回路の構成及び動作〕
次に、図３を参照して、以上の構成を有する擬似抵抗回路１０が適用された電荷検出回路１００の構成及び動作につき、詳細に説明する。
図３は、具体例１における擬似抵抗回路１０を適用した電荷検出回路１００の構成を示す回路図である。
図３に示すように、電荷検出回路１００は、擬似抵抗回路１０と、第３の演算増幅器ＯＰ３と、コンデンサＣｆと、を備えている。
ここで、第３の演算増幅器ＯＰ３の非反転入力端子（＋）は、接地端子等の基準電圧端子に電気的に接続されている。第３の演算増幅器ＯＰ３の反転入力端子（−）は、第１の電界効果トランジスタＭａのソース端子Ｓに電気的に接続されている。また、第３の演算増幅器ＯＰ３の出力端子は、第１の電界効果トランジスタＭａのドレイン端子Ｄに電気的に接続されている。コンデンサＣｆは、第３の演算増幅器ＯＰ３の出力端子とその反転入力端子（−）との間、及び第１の電界効果トランジスタＭａのソース端子Ｓとそのドレイン端子Ｄとの間に、並列に電気的に接続されている。
以上の構成を有する電荷検出回路１００では、図示を省略する電荷出力センサからの検出信号が、第３の演算増幅器ＯＰ３の反転入力端子（−）に入力されることによって、増幅された信号として出力される。
この際、擬似抵抗回路１０によれば、第１の電界効果トランジスタＭａの擬似抵抗値が所定値に安定しているため、第３の演算増幅器ＯＰ３の反転入力端子（−）から出力される電荷検出回路１００の出力信号には、擬似抵抗値の非線形性に起因する波形歪みが低減される。また、第１の電界効果トランジスタＭａの擬似抵抗値は、相対的に大きな値を呈することができるので、電荷出力センサからの低周波数領域の検出信号も、第３の演算増幅器ＯＰ３で確実に増幅されて、電荷検出回路１００から出力される。更に、このように擬似抵抗回路１０を含む電荷検出回路１００では、集積化が容易である。
〔具体例２〕
次に、図１に示す擬似抵抗回路１及びそれを用いた電荷検出回路の具体例２につき、図面を参照して、詳細に説明する。
図４は、本具体例における擬似抵抗回路の構成を示す回路図である。また、図５は、本具体例における擬似抵抗回路を適用した電荷検出回路の構成を示す回路図である。
図４及び図５に示すように、本具体例における擬似抵抗回路２０及び電荷検出回路２００では、図２及び図３に示す第１の電界効果トランジスタＭａのドレイン端子Ｄと第１の演算増幅器ＯＰ１の反転入力端子（−）とを結ぶ電気配線に、第１のゲート電圧調整回路２１の構成要素として所定の電圧の直流電圧源２０１ａが付加され、図２及び図３に示す第１の電界効果トランジスタＭａのゲート端子Ｇと第２の電界効果トランジスタＭｂのゲート端子Ｇとを結ぶ電気配線に、第２のゲート電圧調整回路２２の構成要素として所定の電圧の直流電圧源２０１ｂが付加されたことが主たる相違点であり、残余の構成は同様である。よって、本具体例では、かかる相違点に着目して説明することとし、同一な構成については、同じ符号を用い、その説明を簡略化又は省略するものとする。
〔擬似抵抗回路の構成及び動作〕
まず、図４を参照して、本具体例における擬似抵抗回路２０の構成及び動作につき、詳細に説明する。
図４に示すように、本具体例における擬似抵抗回路２０では、具体例１における擬似抵抗回路１０に対して、第１の電界効果トランジスタＭａのドレイン端子Ｄと第１の演算増幅器ＯＰ１の反転入力端子（−）とを結ぶ電気配線に所定の電圧の直流電圧源２０１ａが設けられ、第１の電界効果トランジスタＭａのゲート端子Ｇと第２の電界効果トランジスタＭｂのゲート端子Ｇとを結ぶ電気配線に所定の電圧の直流電圧源２０１ｂが設けられている。
詳しくは、直流電圧源２０１ａの負極端子は、第１の演算増幅器ＯＰ１の反転入力端子（−）に電気的に接続されると共に、直流電圧源２０１ａの正極端子は、第１の電界効果トランジスタＭａのドレイン端子Ｄに電気的に接続されている。また、直流電圧源２０１ｂの負極端子は、第１の電界効果トランジスタＭａのゲート端子Ｇに電気的に接続されると共に、直流電圧源２０１ｂの正極端子は、第２の電界効果トランジスタＭｂのゲート端子Ｇに電気的に接続されている。
ここで、本実施形態における擬似抵抗回路２０において、直流電圧源２０１ａを設けているのは、以下のような現象に対処するためである。
つまり、第１の電界効果トランジスタＭａのドレイン電圧Ｖｏが、前提とする負の電圧ではなく正の電圧になってしまった場合には、第１の演算増幅器ＯＰ１の出力電圧が低下し、これに伴って第２の電流源２３ｂの電流を小さくすることで、ノードＮ２の電圧を上げようと試みるが、ノードＮ２の電位は基準電圧までしか上がらない。この結果、第２の演算増幅器ＯＰ２の負帰還機能が発揮され得ない状態になってしまう。
そこで、本実施形態における擬似抵抗回路２０においては、直流電圧源２０１ａが設けられることにより、第１の電界効果トランジスタＭａのドレイン電圧Ｖｏが正の値である場合においても、第１の演算増幅器ＯＰ１の反転入力端子（−）に対して、具体例１におけるものと同様に負の値の電圧を与えることができる。また、これに伴って、第２の電界効果トランジスタＭｂのドレイン端子Ｄのドレイン電圧は、第１の電界効果トランジスタＭａのドレイン電圧よりも低下する。但し、かかる直流電圧源２０１ａの電圧の値Ｖｏｆｆは、第１の電界効果トランジスタＭａのドレイン電圧Ｖｏの振幅の最大値Ｖｍａｘよりも大きい正の値に設定されることが必要である（Ｖｏｆｆ＞Ｖｍａｘ）。
また、本実施形態における擬似抵抗回路２０においては、このような直流電圧源２０１ｂを設けることにより、その電圧を利用して、第１の電界効果トランジスタＭａのゲート電圧を第２の電界効果トランジスタＭｂのゲート電圧よりも低下させるように調整することができ、第１の電界効果トランジスタＭａの擬似抵抗値をより大きな値へと調整自在としている。
この結果、本実施形態における擬似抵抗回路２０においては、以上の構成の直流電圧源２０１ａ、２０１ｂを設けることにより、具体例１における擬似抵抗回路１０と同様に、第１の電界効果トランジスタＭａのドレイン電圧Ｖｏが負の電圧の場合に、第１の電界効果トランジスタＭａの擬似抵抗値が、所定値に安定して維持されることに加えて、第１の電界効果トランジスタＭａのドレイン電圧Ｖｏが変動して正の電圧になったとしても、疑似抵抗値を所定値に維持し、更に第１の電界効果トランジスタＭａの擬似抵抗値をより大きな値へと調整自在とする。なお、本実施形態における擬似抵抗回路２０においては、必要に応じて、直流電圧源２０１ａ、２０１ｂの一方のみを設けてもよい。
〔電荷検出回路の構成及び動作〕
次に、図５を参照して、以上の構成を有する擬似抵抗回路２０が適用された電荷検出回路２００の構成及び動作につき、詳細に説明する。
図５に示すように、本具体例における電荷検出回路２００は、擬似抵抗回路２０に加え、具体例１における電荷検出回路１００と同様に、第３の演算増幅器ＯＰ３と、コンデンサＣｆと、を備えている。
ここで、本具体例における擬似抵抗回路２０においては、直流電圧源２０１ａ、２０１ｂが設けられることにより、具体例１における擬似抵抗回路１０と同様に、第１の電界効果トランジスタＭａの擬似抵抗値が、所定値に安定して維持されることに加えて、第１の電界効果トランジスタＭａのドレイン電圧Ｖｏが変動して正の電圧になったとしても、第１の電界効果トランジスタＭａの擬似抵抗値をより大きな値へと調整自在としている。
このため、本具体例における電荷検出回路２００においては、第３の演算増幅器ＯＰ３の反転入力端子（−）から出力される電荷検出回路２００の出力信号には、具体例１における電荷検出回路１００と同様に、擬似抵抗値の非線形性に起因する波形歪みが低減されることに加え、具体例１における電荷検出回路１００に比較して、第１の電界効果トランジスタＭａのドレイン電圧Ｖｏが正の電圧に変動するような場合であっても、電荷出力センサからのより低周波数領域の検出信号が、第３の演算増幅器ＯＰ３で確実に増幅されて、電荷検出回路２００から出力されることになる。
〔具体例３〕
次に、図１に示す擬似抵抗回路１及びそれを用いた電荷検出回路の具体例３につき、図面を参照して、詳細に説明する。
図６は、本具体例における擬似抵抗回路の構成を示す回路図である。また、図７は、本具体例における擬似抵抗回路を適用した電荷検出回路の構成を示す回路図である。
図６及び図７に示すように、本具体例における擬似抵抗回路３０及び電荷検出回路３００では、図４及び図５に示す直流電圧源２０１ａ、２０１ｂをフローティング電圧源３０１ａ、３０１ｂに対応して置換したことが主たる相違点であり、残余の構成は同様である。よって、本具体例では、かかる相違点に着目して説明することとし、同一な構成については、同じ符号を用い、その説明を簡略化又は省略するものとする。
〔擬似抵抗回路の構成及び動作〕
まず、図６を参照して、本具体例における擬似抵抗回路３０の構成及び動作につき、詳細に説明する。
図６に示すように、本具体例における擬似抵抗回路３０は、具体例２における擬似抵抗回路２０の直流電圧源２０１ａ、２０１ｂの代わりに、ＰＴＡＴ（Ｐｒｏｐｏｒｔｉｏｎａｌ Ｔｏ Ａｂｓｏｌｕｔｅ Ｔｅｍｐｅｒａｔｕｒｅ）電流源３０２ａ、３０２ｂと抵抗素子３０３ａ、３０３ｂとを各々対応して有するフローティング電圧源３０１ａ、３０１ｂを備えている。また、かかるフローティング電圧源３０１ａの電圧の値Ｖｏｆｆは、具体例２における直流電圧源２０１ａの場合と同様に、第１の電界効果トランジスタＭａのドレイン電圧Ｖｏの振幅の最大値Ｖｍａｘよりも大きい正の値に設定されることが必要である（Ｖｏｆｆ＞Ｖｍａｘ）。
詳しくは、ＰＴＡＴ電流源３０２ａの一方の端子は第１の演算増幅器ＯＰ１の反転入力端子（−）及び抵抗素子３０３ａの一方の端部に電気的に接続され、ＰＴＡＴ電流源３０２ａの他方の端子は接地端子等の基準電圧を与える基準電圧端子に電気的に接続されている。また、抵抗素子３０３ａの一方の端部はＰＴＡＴ電流源３０２ａの一方の端子及び第１の演算増幅器ＯＰ１の反転入力端子（−）に電気的に接続され、抵抗素子３０３ａの他方の端部は第１の電界効果トランジスタＭａのドレイン端子Ｄに電気的に接続されている。
ＰＴＡＴ電流源３０２ｂの一方の端子は第１の電界効果トランジスタＭａのゲート端子Ｇ及び抵抗素子３０３ｂの一方の端部に電気的に接続され、ＰＴＡＴ電流源３０２ｂの他方の端子は接地端子等の基準電圧を与える基準電圧端子に電気的に接続されている。また、抵抗素子３０３ｂの一方の端部はＰＴＡＴ電流源３０２ｂの一方の端子及び第１の電界効果トランジスタＭａのゲート端子Ｇに電気的に接続され、抵抗素子３０３ｂの他方の端部は第２の電界効果トランジスタＭｂのゲート端子Ｇに電気的に接続されている。
本具体例における擬似抵抗回路３０においては、このようなフローティング電圧源３０１ａ、３０１ｂを設けることにより、その温度に比例した出力電圧を利用して、第１の電界効果トランジスタＭａのゲート電圧を調整することができ、第１の電界効果トランジスタＭａの擬似抵抗値における温度依存性を相殺するように、第１の電界効果トランジスタＭａの擬似抵抗値を調整自在としている。
この結果、本実施形態における擬似抵抗回路３０においては、以上の構成のフローティング電圧源３０１ａ、３０１ｂを設けることにより、具体例２における擬似抵抗回路２０と同様に、第１の電界効果トランジスタＭａのドレイン電圧Ｖｏが変動して正の電圧になったとしても、第１の電界効果トランジスタＭａの擬似抵抗値をより大きな値等へと調整自在とすることに加え、第１の電界効果トランジスタＭａの擬似抵抗値における温度依存性を相殺するように、第１の電界効果トランジスタＭａの擬似抵抗値を調整自在として、その温度依存性を低減する。
〔電荷検出回路の構成及び動作〕
次に、図７を参照して、以上の構成を有する擬似抵抗回路３０が適用された電荷検出回路３００の構成及び動作につき、詳細に説明する。
図７に示すように、本具体例における電荷検出回路３００は、擬似抵抗回路３０に加え、具体例２における電荷検出回路２００と同様に、第３の演算増幅器ＯＰ３と、コンデンサＣｆと、を備えている。
ここで、本実施形態における擬似抵抗回路３０においては、フローティング電圧源３０１ａ、３０１ｂが設けられることにより、具体例２における擬似抵抗回路２０と同様に、第１の電界効果トランジスタＭａのドレイン電圧Ｖｏが変動して正の電圧になったとしても、第１の電界効果トランジスタＭａの擬似抵抗値をより大きな値等へと調整自在とすることに加え、第１の電界効果トランジスタＭａの擬似抵抗値における温度依存性を相殺するように、第１の電界効果トランジスタＭａの擬似抵抗値を調整自在として、その温度依存性を低減している。
このため、本実施形態における電荷検出回路３００においては、第３の演算増幅器ＯＰ３の反転入力端子（−）から出力される電荷検出回路３００の出力信号は、具体例２における電荷検出回路２００と同様に、第１の電界効果トランジスタＭａのドレイン電圧Ｖｏが正の電圧に変動するような場合であっても、電荷出力センサからのより低周波数領域の検出信号が第３の演算増幅器ＯＰ３で確実に増幅され、かつ、擬似抵抗値の非線形性に起因する波形歪みが低減された態様で出力されることになることに加え、具体例２における電荷検出回路２００に比較して、その温度依存性が低減されることになる。
なお、本具体例においては、必要に応じて、具体例２における擬似抵抗回路２０の直流電圧源２０１ａ、２０１ｂの一方を、フローティング電圧源３０１ａ、３０１ｂの対応するもので置換してよい。
〔具体例４〕
次に、図１に示す擬似抵抗回路１及びそれを用いた電荷検出回路の具体例４につき、図８及び図９を参照して、詳細に説明する。
〔擬似抵抗回路の構成〕
図８は、本具体例における擬似抵抗回路の構成を示す回路図である。
図８及び図９に示すように、本具体例における擬似抵抗回路４０は、図２及び図３に示すに示す具体例１の擬似抵抗回路１０における第２の演算増幅器ＯＰ２の非反転入力端子（＋）が、第１の電界効果トランジスタＭａのドレイン端子Ｄと第１の演算増幅器ＯＰ１の反転入力端子（−）とを電気的に接続する電気配線上のノードＮ３に接続されていることが主たる相違点であり、残余の構成は同様である。よって、本具体例では、かかる相違点に着目して説明することとし、同一な構成については、同じ符号を用い、その説明を簡略化又は省略するものとする。
ここで、図中、第２の電界効果トランジスタＭｂのドレイン端子、第２の演算増幅器ＯＰ２の反転入力端子（−）、及び第１の電流源２３ａを電気的に接続する電気配線上の部位をノードＮ１で示す。また、基準抵抗素子Ｒｓｔｄの他方の端部、第１の演算増幅器ＯＰ１の非反転入力端子（＋）、及び第２の電流源２３ｂを電気的に接続する電気配線上の部位をノードＮ２で示す。
〔擬似抵抗回路の動作〕
次に、以上の構成を有する擬似抵抗回路４０の動作につき、詳細に説明する。
以上の構成を有する擬似抵抗回路４０において、第１の電界効果トランジスタＭａのゲート端子Ｇの電圧及び第２の電界効果トランジスタＭｂのゲート端子Ｇの電圧が所定値よりも高い、つまり、これらの擬似抵抗値が所定値よりも小さくなっており、第１の電界効果トランジスタＭａのドレイン電圧Ｖｏが負の電圧になっている場合において、かかる擬似抵抗回路４０の動作について検討する。
かかる条件下では、第１の演算増幅器ＯＰ１の非反転入力端子（＋）には基準抵抗素子Ｒｓｔｄの他方の端部の電圧、つまりノードＮ２の電圧が入力されると共に、第１の演算増幅器ＯＰ１の反転入力端子（−）には第１の電界効果トランジスタＭａのドレイン電圧Ｖｏ、つまりノードＮ３の負の電圧が入力される。このため、第１の演算増幅器ＯＰ１の出力電圧が増加することによって、第１の電流源２３ａ及び第２の電流源２３ｂを構成する電界効果トランジスタの各々のゲート電圧が変化してそれらが流す電流が変化し、最終的に第１の演算増幅器ＯＰ１の比反転入力端子（＋）の電圧と反転入力端子（−）の電圧とがほぼ等しい状態に収束する。これにより、第２の電界効果トランジスタＭｂ及び第１の電流源２３ａ、並びに基準抵抗素子Ｒｓｔｄ及び第２の電流源３ｂを各々介しながら、接地端子等の基準電圧を与える基準電圧端子と電源Ｖｓｓの間に電流が流れて、ノードＮ１、Ｎ２にこれに応じた電圧が発生する。この際、ノードＮ１の電圧は、第２の電界効果トランジスタＭｂのドレイン端子Ｄのドレイン電圧を反映した値となると共に、ノードＮ２の電圧は、基準抵抗素子Ｒｓｔｄの他方の端部の電圧を反映した値となる。
このとき、第２の電界効果トランジスタＯＰ２の反転入力端子（＋）にはノードＮ３の電圧が入力され、非反転入力端子（＋）にはノードＮ１の電圧が入力される。このため、ノードＮ１、Ｎ３の各々の電圧の差に応じて第２の演算増幅器ＯＰ２の出力電圧が低下することによって、第１の電界効果トランジスタＭａ及び第２の電界効果トランジスタＭａＭｂのゲート電圧が互いに同じだけ低下し、第１の電界効果トランジスタＭａ及び第２の電界効果トランジスタＭａの擬似抵抗値が増加する。
更に、第２の演算増幅器ＯＰ２により、引き続き負帰還がかかることによって、ノードＮ１、Ｎ３の各々の電圧の差が減小していく。この結果、第２の電界効果トランジスタＭｂのゲート電圧が減小して所定値に安定していき、これに対応して第１の電界効果トランジスタＭａのゲート電圧が減小して所定値に安定していく。
つまり、このように第２の演算増幅器ＯＰ２の負帰還動作によって、第２の電界効果トランジスタＭｂの疑似抵抗値及び第１の電界効果トランジスタＭａの擬似抵抗値が、共に、次第に大きくなっていき、最終的には所定値に安定することになる
よって、以上の構成を有する擬似抵抗回路４０においては、第２の電界効果トランジスタＭｂのドレイン電圧と基準抵抗素子Ｒｓｔｄの他方の端部の電圧とを等しくし、かつ、第１の電界効果トランジスタＭａのドレイン電圧と第２の電界効果トランジスタＭｂのドレイン端子Ｄのドレイン電圧とを等しく保つように、第２の電界効果トランジスタＭｂのゲート電圧を変化させて安定させ、第１の電界効果トランジスタＭａのゲート電圧と第２の電界効果トランジスタＭｂのゲート電圧を等しく保たせることで、第１の電界効果トランジスタＭａの擬似抵抗値が所定値に安定的に維持されることになる。
〔電荷検出回路の構成及び動作〕
次に、図９を参照して、以上の構成を有する擬似抵抗回路４０が適用された電荷検出回路４００の構成及び動作につき、詳細に説明する。
図９は、本具体例における擬似抵抗回路を適用した電荷検出回路の構成を示す回路図である。
図９に示すように、電荷検出回路４００は、図３に示す電荷検出回路１００と同様に、擬似抵抗回路４０と、第３の演算増幅器ＯＰ３と、コンデンサＣｆと、を備えている。
ここで、第３の演算増幅器ＯＰ３の非反転入力端子（＋）は、接地端子等の基準電圧端子に電気的に接続されている。第３の演算増幅器ＯＰ３の反転入力端子（−）は、第１の電界効果トランジスタＭａのソース端子Ｓに電気的に接続されている。また、第３の演算増幅器ＯＰ３の出力端子は、第１の電界効果トランジスタＭａのドレイン端子Ｄに電気的に接続されている。コンデンサＣｆは、第３の演算増幅器ＯＰ３の出力端子とその反転入力端子（−）との間、及び第１の電界効果トランジスタＭａのソース端子Ｓとそのドレイン端子Ｄとの間に、並列に電気的に接続されている。
以上の構成を有する電荷検出回路４００では、図示を省略する電荷出力センサからの検出信号が、第３の演算増幅器ＯＰ３の反転入力端子（−）に入力されることによって、増幅された信号として出力される。
この際、擬似抵抗回路４０によれば、第１の電界効果トランジスタＭａの擬似抵抗値が所定値に安定しているため、第３の演算増幅器ＯＰ３の反転入力端子（−）から出力される電荷検出回路４００の出力信号には、擬似抵抗値の非線形性に起因する波形歪みが低減される。また、第１の電界効果トランジスタＭａの擬似抵抗値は、相対的に大きな値を呈することができるので、電荷出力センサからの低周波数領域の検出信号も、第３の演算増幅器ＯＰ３で確実に増幅されて、電荷検出回路４００から出力される。更に、このように擬似抵抗回路４０を含む電荷検出回路４００では、集積化が容易である。
〔具体例５〕
次に、図１に示す擬似抵抗回路１及びそれを用いた電荷検出回路の具体例５につき、図面を参照して、詳細に説明する。
図１０は、本具体例における擬似抵抗回路の構成を示す回路図である。また、図１１は、本具体例における擬似抵抗回路を適用した電荷検出回路の構成を示す回路図である。
図１０及び図１１に示すように、本具体例における擬似抵抗回路５０及び電荷検出回路５００では、図８及び図９に示す第１の電界効果トランジスタＭａのドレイン端子Ｄと第１の演算増幅器ＯＰ１の反転入力端子（−）とを結ぶ電気配線に、第１のゲート電圧調整回路２１の構成要素として所定の電圧の直流電圧源５０１ａが付加され、図８及び図９に示す第１の電界効果トランジスタＭａのゲート端子Ｇと第２の電界効果トランジスタＭｂのゲート端子Ｇとを結ぶ電気配線に、第２のゲート電圧調整回路２２の構成要素として所定の電圧の直流電圧源５０１ｂが付加されたことが主たる相違点であり、残余の構成は同様である。よって、本具体例では、かかる相違点に着目して説明することとし、同一な構成については、同じ符号を用い、その説明を簡略化又は省略するものとする。
〔擬似抵抗回路の構成及び動作〕
まず、図１０を参照して、本具体例における擬似抵抗回路５０の構成及び動作につき、詳細に説明する。
図１０に示すように、本具体例における擬似抵抗回路５０では、具体例４における擬似抵抗回路４０に対して、第１の電界効果トランジスタのドレイン端子Ｄと第１の演算増幅器ＯＰ１の反転入力端子（−）とを結ぶ電気配線に所定の電圧の直流電圧源５０１ａが設けられ、第１の電界効果トランジスタＭａのゲート端子Ｇと第２の電界効果トランジスタＭｂのゲート端子Ｇとを結ぶ電気配線に所定の電圧の直流電圧源５０１ｂが設けられている。
詳しくは、直流電圧源５０１ａの負極端子は、第１の演算増幅器ＯＰ１の反転入力端子（−）に電気的に接続されると共に、直流電圧源５０１ａの正極端子は、第１の電界効果トランジスタＭａのドレイン端子Ｄに電気的に接続されている。また、直流電圧源５０１ｂの負極端子は、第１の電界効果トランジスタＭａのゲート端子Ｇに電気的に接続されると共に、直流電圧源５０１ｂの正極端子は、第２の電界効果トランジスタＭｂのゲート端子Ｇに電気的に接続されている。
ここで、本実施形態における擬似抵抗回路５０において、直流電圧源５０１ａを設けているのは、以下のような現象に対処するためである。
つまり、第１の電界効果トランジスタＭａのドレイン電圧Ｖｏが、前提とする負の電圧ではなく正の電圧になってしまった場合には、第１の演算増幅器ＯＰ１の出力電圧が低下し、これに伴って第２の電流源２３ｂの電流を小さくすることで、ノードＮ２の電圧を上げようと試みるが、ノードＮ２の電位は基準電圧までしか上がらない．この結果、第２の演算増幅器ＯＰ２の負帰還機能が発揮され得ない状態になってしまう。
そこで、本実施形態における擬似抵抗回路５０においては、直流電圧源５０１ａが設けられることにより、第１の電界効果トランジスタＭａのドレイン電圧Ｖｏが負の値である場合においても、第１の演算増幅器ＯＰ１の反転入力端子（−）に対して、具体例４におけるものと同様に負の値の電圧を与えることができる。また、これに伴って、第２の電界効果トランジスタＭｂのドレイン端子Ｄのドレイン電圧は、第１の電界効果トランジスタＭａのドレイン電圧よりも低下する。但し、かかる直流電圧源５０１ａの電圧の値Ｖｏｆｆは、第１の電界効果トランジスタＭａのドレイン電圧Ｖｏの振幅の最大値Ｖｍａｘよりも大きい正の値に設定されることが必要である（Ｖｏｆｆ＞Ｖｍａｘ）。
また、本実施形態における擬似抵抗回路５０においては、このような直流電圧源５０１ｂを設けることにより、その電圧を利用して、第１の電界効果トランジスタＭａのゲート電圧を第２の電界効果トランジスタＭｂのゲート電圧よりも低下させるように調整することができ、第１の電界効果トランジスタＭａの擬似抵抗値をより大きな値へと調整自在としている。
この結果、本実施形態における擬似抵抗回路５０においては、以上の構成の直流電圧源５０１ａ、５０１ｂを設けることにより、具体例４における擬似抵抗回路４０と同様に、第１の電界効果トランジスタＭａの擬似抵抗値が、所定値に安定して維持されることに加えて、第１の電界効果トランジスタＭａのドレイン電圧Ｖｏが変動して正の電圧になったとしても、第１の電界効果トランジスタＭａの擬似抵抗値をより大きな値へと調整自在とする。なお、本実施形態における擬似抵抗回路５０においては、必要に応じて、直流電圧源５０１ａ、５０１ｂの一方のみを設けてもよい。
〔電荷検出回路の構成及び動作〕
次に、図１１を参照して、以上の構成を有する擬似抵抗回路５０が適用された電荷検出回路５００の構成及び動作につき、詳細に説明する。
図１１に示すように、本具体例における電荷検出回路５００は、擬似抵抗回路５０に加え、具体例４における電荷検出回路４００と同様に、第３の演算増幅器ＯＰ３と、コンデンサＣｆと、を備えている。
ここで、本具体例における擬似抵抗回路５０においては、直流電圧源５０１ａ、５０１ｂが設けられることにより、具体例４における擬似抵抗回路４０と同様に、第１の電界効果トランジスタＭａの擬似抵抗値が、所定値に安定して維持されることに加えて、第１の電界効果トランジスタＭａのドレイン電圧Ｖｏが変動して正の電圧になったとしても、第１の電界効果トランジスタＭａの擬似抵抗値をより大きな値へと調整自在としている。
このため、本具体例における電荷検出回路５００においては、第３の演算増幅器ＯＰ３の反転入力端子（−）から出力される電荷検出回路５００の出力信号には、具体例４における電荷検出回路４００と同様に、擬似抵抗値の非線形性に起因する波形歪みが低減されることに加え、具体例４における電荷検出回路４００に比較して、電荷出力センサからのより低周波数領域の検出信号も、第３の演算増幅器ＯＰ３で確実に増幅されて、電荷検出回路５００から出力されることになる。
〔具体例６〕
最後に、図１に示す擬似抵抗回路１及びそれを用いた電荷検出回路の具体例６につき、図面を参照して、詳細に説明する。
図１２は、本具体例における擬似抵抗回路の構成を示す回路図である。また、図１３は、本具体例における擬似抵抗回路を適用した電荷検出回路の構成を示す回路図である。
図１２及び図１３に示すように、本具体例における擬似抵抗回路６０及び電荷検出回路６００では、図１０及び図１１に示す直流電圧源５０１ａ、５０１ｂをフローティング電圧源６０１ａ、６０１ｂに対応して置換したことが主たる相違点であり、残余の構成は同様である。よって、本具体例では、かかる相違点に着目して説明することとし、同一な構成については、同じ符号を用い、その説明を簡略化又は省略するものとする。
〔擬似抵抗回路の構成及び動作〕
まず、図１２を参照して、本具体例における擬似抵抗回路６０の構成及び動作につき、詳細に説明する。
図１２に示すように、本具体例における擬似抵抗回路６０は、具体例５における擬似抵抗回路５０の直流電圧源５０１ａ、５０１ｂの代わりに、ＰＴＡＴ電流源６０２ａ、６０２ｂと抵抗素子６０３ａ、６０３ｂとを各々対応して有する備えるフローティング電圧源６０１ａ、６０１ｂを備えている。また、かかるフローティング電圧源６０１ａの電圧の値Ｖｏｆｆは、具体例５における直流電圧源５０１ａの場合と同様に、第１の電界効果トランジスタＭａのドレイン電圧Ｖｏの振幅の最大値Ｖｍａｘよりも大きい正の値に設定されることが必要である（Ｖｏｆｆ＞Ｖｍａｘ）。
詳しくは、ＰＴＡＴ電流源６０２ａの一方の端子は第１の演算増幅器ＯＰ１の反転入力端子（−）及び抵抗素子６０３ａの一方の端部に電気的に接続され、ＰＴＡＴ電流源６０２ａの他方の端子は接地端子等の基準電圧を与える基準電圧端子に電気的に接続されている。また、抵抗素子６０３ａの一方の端部はＰＴＡＴ電流源６０２ａの負極端子及び第１の演算増幅器ＯＰ１の反転入力端子（−）に電気的に接続され、抵抗素子６０３ａの他方の端部は第１の電界効果トランジスタＭａのドレイン端子Ｄに電気的に接続されている。
ＰＴＡＴ電流源６０２ｂの一方の端子は第１の電界効果トランジスタＭａのゲート端子Ｇ及び抵抗素子６０３ｂの一方の端部に電気的に接続され、ＰＴＡＴ電流源６０２ｂの他方の端子は接地端子等の基準電圧を与える基準電圧端子に電気的に接続されている。また、抵抗素子６０３ｂの一方の端部はＰＴＡＴ電流源６０２ｂの一方の端子及び第１の電界効果トランジスタＭａのゲート端子Ｇに電気的に接続され、抵抗素子６０３ｂの他方の端部は第２の電界効果トランジスタＭｂのゲート端子Ｇに電気的に接続されている。
本具体例における擬似抵抗回路６０においては、このようなフローティング電圧源６０１ａ、６０１ｂを設けることにより、その温度に比例した出力電圧を利用して、第１の電界効果トランジスタＭａのゲート電圧を調整することができ、第１の電界効果トランジスタＭａの擬似抵抗値における温度依存性を相殺するように、第１の電界効果トランジスタＭａの擬似抵抗値を調整自在としている。
この結果、本実施形態における擬似抵抗回路６０においては、以上の構成のフローティング電圧源６０１ａ、６０１ｂを設けることにより、具体例５における擬似抵抗回路５０と同様に、第１の電界効果トランジスタＭａのドレイン電圧Ｖｏが変動して正の電圧になったとしても、第１の電界効果トランジスタＭａの擬似抵抗値をより大きな値等へと調整自在とすることに加え、フローティング電圧源６０１ａ、６０１ｂが設けられることにより、第１の電界効果トランジスタＭａの擬似抵抗値における温度依存性を相殺するように、第１の電界効果トランジスタＭａの擬似抵抗値を調整自在として、その温度依存性を低減する。
〔電荷検出回路の構成及び動作〕
次に、図１３を参照して、以上の構成を有する擬似抵抗回路６０が適用された電荷検出回路６００の構成及び動作につき、詳細に説明する。
図１３に示すように、本具体例における電荷検出回路６００は、擬似抵抗回路６０に加え、具体例５における電荷検出回路５００と同様に、第３の演算増幅器ＯＰ３と、コンデンサＣｆと、を備えている。
ここで、本実施形態における擬似抵抗回路６０においては、フローティング電圧源６０１ａ、６０１ｂが設けられることにより、具体例５における擬似抵抗回路５０と同様に、第１の電界効果トランジスタＭａのドレイン電圧Ｖｏが変動して正の電圧になったとしても、第１の電界効果トランジスタＭａの擬似抵抗値をより大きな値等へと調整自在とすることに加え、フローティング電圧源６０１ａ、６０１ｂが設けられることにより、第１の電界効果トランジスタＭａの擬似抵抗値における温度依存性を相殺するように、第１の電界効果トランジスタＭａの擬似抵抗値を調整自在として、その温度依存性を低減している。
このため、本実施形態における電荷検出回路６００においては、第３の演算増幅器ＯＰ３の反転入力端子（−）から出力される電荷検出回路６００の出力信号は、具体例５における電荷検出回路５００と同様に、第１の電界効果トランジスタＭａのドレイン電圧Ｖｏが正の電圧に変動するような場合であっても、電荷出力センサからのより低周波数領域の検出信号が第３の演算増幅器ＯＰ３で確実に増幅され、かつ、擬似抵抗値の非線形性に起因する波形歪みが低減された態様で出力されることになることに加え、具体例５における電荷検出回路５００に比較して、その温度依存性が低減されることになる。
なお、本具体例においては、必要に応じて、具体例５における擬似抵抗回路５０の直流電圧源５０１ａ、５０１ｂの一方を、フローティング電圧源６０１ａ、６０１ｂの対応するもので置換してよい。
また、以上の各具体例においては、第１の電界効果トランジスタＭａ及び第２の電界効果トランジスタＭｂは、共にｎ型のＭＯＳＦＥＴであるとしたが、各実施形態の構成は、原理的にはＭＯＳＦＥＴのキャリアの種別に関係なく適用できるため、これらは、ｐ型のＭＯＳＦＥＴであってもよい。かかる場合には、第１の演算増幅器ＯＰ１を介した負帰還が成立するように、第１の演算増幅器ＯＰ１における反転入力端子及び非反転入力端子の電気的な接続先を入れ替えればよい。
また、以上の各具体例においては、第１の電界効果トランジスタＭａ及び第２の電界効果トランジスタＭｂは、共にＭＯＳＦＥＴであるとしたが、弱反転領域に見られる電気的特性に相当する電気的特性を有する電界効果トランジスタであれば、ＭＯＳＦＥＴ以外の電界効果トランジスタであってもよい。
以上のように、本発明においては、電界効果トランジスタの擬似抵抗値を、製造工程のばらつき、及び電源電圧、温度の変化に応じて調整する付加的な調整回路を設ける必要性を排すると共に、電界効果トランジスタの電源電圧の変動に起因する波形歪みを低減可能な擬似抵抗回路及びそれを用いた電荷検出回路を提供することができるものであるため、その汎用普遍的な性格から広範に擬似抵抗回路や電荷検出回路等の分野に適用され得るものと期待される。
また、本発明は、かかる第１から第４の局面のいずれかに加えて、前記第１のゲート電圧調整回路は、第１の演算増幅器及び第２の演算増幅器を備え、前記第１の演算増幅器の２つの入力端子には、前記第１の電界効果トランジスタの前記ドレイン電圧と一定の関係を保つ電圧及び前記基準抵抗素子の前記他方の端部の前記電圧が対応して入力され、前記第１の演算増幅器の出力端子は、前記第１の電流源及び前記第２の電流源の各々の電流供給動作を制御するための電圧を前記第１の電流源及び前記第２の電流源に各々入力し、前記第２の演算増幅器の２つの入力端子には、前記基準抵抗素子の前記他方の端部の前記電圧及び前記第２の電界効果トランジスタの前記ドレイン電圧が対応して入力され、前記第２の演算増幅器の出力端子は、前記第２の電界効果トランジスタの前記ゲート端子に前記ゲート電圧を入力することを第５の局面とする。
また、本発明は、かかる第１から第４の局面のいずれかに加えて、前記第１のゲート電圧調整回路は、第１の演算増幅器及び第２の演算増幅器を備え、前記第１の演算増幅器の２つの入力端子には、前記第１の電界効果トランジスタの前記ドレイン電圧と一定の関係を保つ電圧及び前記基準抵抗素子の前記他方の端部の前記電圧が対応して入力され、前記第１の演算増幅器の出力端子は、前記第１の電流源及び前記第２の電流源の各々の電流供給動作を制御するための電圧を前記第１の電流源及び前記第２の電流源に各々入力し、前記第２の演算増幅器の２つの入力端子には、前記第１の電界効果トランジスタの前記ドレイン電圧と一定の関係を保つ電圧及び前記第２の電界効果トランジスタの前記ドレイン電圧が対応して入力され、前記第２の演算増幅器の出力端子は、前記第２の電界効果トランジスタの前記ゲート端子に前記ゲート電圧を入力することを第６の局面とする。
また、本発明の第５の局面における擬似抵抗回路によれば、第１の演算増幅器の２つの入力端子には、第１の電界効果トランジスタのドレイン電圧と一定の関係を保つ電圧及び基準抵抗素子の他方の端部の電圧が対応して入力され、第１の演算増幅器の出力端子が、第１の電流源及び第２の電流源の各々の電流供給動作を制御するための電圧を第１の電流源及び第２の電流源に各々入力し、第２の演算増幅器の２つの入力端子には、基準抵抗素子の他方の端部の電圧及び第２の電界効果トランジスタのドレイン電圧が対応して入力され、第２の演算増幅器の出力端子が、第２の電界効果トランジスタのゲート端子にゲート電圧を入力することにより、第１の演算増幅器が、第１の電流源及び第２の電流源の各々の電流供給動作を制御しながら、第２の演算増幅器が、負帰還動作をするものであるため、第１の電界効果トランジスタの疑似抵抗値を所定値に安定させることができる。
また、本発明の第６の局面における擬似抵抗回路によれば、第１の演算増幅器の２つの入力端子には、第１の電界効果トランジスタのドレイン電圧と一定の関係を保つ電圧及び基準抵抗素子の他方の端部の電圧が対応して入力され、第１の演算増幅器の出力端子が、第１の電流源及び第２の電流源の各々の電流供給動作を制御するための電圧を第１の電流源及び第２の電流源に各々入力し、第２の演算増幅器の２つの入力端子には、第１の電界効果トランジスタのドレイン電圧と一定の関係を保つ電圧及び第２の電界効果トランジスタのドレイン電圧が対応して入力され、第２の演算増幅器の出力端子が、第２の電界効果トランジスタのゲート端子にゲート電圧を入力することにより、第１のゲート電圧調整回路が、第１の演算増幅器及び第２の演算増幅器を備え、第１の演算増幅器が、第１の電流源及び第２の電流源の各々の電流供給動作を制御しながら、第２の演算増幅器が、負帰還動作をするものであるため、第１の電界効果トランジスタの疑似抵抗値を所定値に安定させることができる。
また、本発明の第７の局面における電荷検出回路によれば、第１から第６の局面のいずれかに記載の擬似抵抗回路と、第１の電界効果トランジスタのソース端子に電気的に接続された反転入力端子、基準電圧が入力される非反転入力端子、及び第１の電界効果トランジスタのドレイン端子に電気的に接続された出力端子を有する第３の演算増幅器と、第３の演算増幅器の反転入力端子と第３の演算増幅器の出力端子との間、及び第１の電界効果トランジスタのソース端子と第１の電界効果トランジスタのドレイン端子との間に電気的に接続されたコンデンサとを備えることにより、第１から第６のいずれかに記載の擬似抵抗回路の効果と相まって、擬似抵抗値の非線形性に起因する波形歪みが低減された電荷検出回路の出力信号を得ることができる。また、第１の電界効果トランジスタの擬似抵抗値は、相対的に大きな値を呈することができるので、電荷出力センサからの低周波数領域の検出信号も、第３の演算増幅器で確実に増幅して、電荷検出回路から出力することができる。更に、このように擬似抵抗回路を含む電荷検出回路では、容易に集積化することができる。
ここで、第１の演算増幅器ＯＰ１の非反転入力端子（＋）は、基準抵抗素子Ｒｓｔｄの他方の端部、第２の演算増幅器ＯＰ２の非反転入力端子（＋）、及び第２の電流源２３ｂを構成する電界効果トランジスタのドレイン端子Ｄに電気的に接続されている。第１の演算増幅器ＯＰ１の反転入力端子（−）は、第１の電界効果トランジスタＭａのドレイン端子Ｄに電気配線のみによって電気的に接続されている。つまり、本具体例では、第１の電界効果トランジスタＭａのドレイン電圧と第２の電界効果トランジスタＭｂのドレイン電圧とは、等しく保たされることになる。また、第１の演算増幅器ＯＰ１の出力端子は、第１の電流源２３ａ、第２の電流源２３ｂを各々構成する２つの電界効果トランジスタのゲート端子Ｇに電気的に接続されている。
かかる条件下では、第１の演算増幅器ＯＰ１の非反転入力端子（＋）には基準抵抗素子Ｒｓｔｄの他方の端部の電圧、つまりノードＮ２の電圧が入力されると共に、第１の演算増幅器ＯＰ１の反転入力端子（−）には負の電圧が入力される。このため、第１の演算増幅器ＯＰ１の出力電圧が変化することによって、第１の電流源２３ａ及び第２の電流源２３ｂを構成する電界効果トランジスタの各々のゲート電圧を介して、それらが流す電流が変化し、最終的に第１の演算増幅器ＯＰ１の比反転入力端子（＋）の電圧と反転入力端子（−）の電圧とがほぼ等しい状態に収束する。これにより、第２の電界効果トランジスタＭｂ及び第１の電流源２３ａ、並びに基準抵抗素子Ｒｓｔｄ及び第２の電流源２３ｂを各々介しながら、接地端子等の基準電圧を与える基準電圧端子と電源Ｖｓｓの間に電流が流れて、ノードＮ１、Ｎ２にこれに応じた電圧が発生する。この際、ノードＮ１の電圧は、第２の電界効果トランジスタＭｂのドレイン端子Ｄのドレイン電圧を反映した値となると共に、ノードＮ２の電圧は、基準抵抗素子Ｒｓｔｄの他方の端部の電圧を反映した値となる。
このとき、第２の演算増幅器ＯＰ２の非反転入力端子（＋）にはノードＮ２の電圧が入力され、反転入力端子（−）にはノードＮ１の電圧が入力される。このため、ノードＮ１、Ｎ２の各々の電圧の差に応じて第２の演算増幅器ＯＰ２の出力電圧が低下することによって、第１の電界効果トランジスタＭａ及び第２の電界効果トランジスタＭｂのゲート電圧が互いに同じだけ低下し、第１の電界効果トランジスタＭａ及び第２の電界効果トランジスタＭｂの擬似抵抗値が増加する。
かかる条件下では、第１の演算増幅器ＯＰ１の非反転入力端子（＋）には基準抵抗素子Ｒｓｔｄの他方の端部の電圧、つまりノードＮ２の電圧が入力されると共に、第１の演算増幅器ＯＰ１の反転入力端子（−）には第１の電界効果トランジスタＭａのドレイン電圧Ｖｏ、つまりノードＮ３の負の電圧が入力される。このため、第１の演算増幅器ＯＰ１の出力電圧が増加することによって、第１の電流源２３ａ及び第２の電流源２３ｂを構成する電界効果トランジスタの各々のゲート電圧が変化してそれらが流す電流が変化し、最終的に第１の演算増幅器ＯＰ１の比反転入力端子（＋）の電圧と反転入力端子（−）の電圧とがほぼ等しい状態に収束する。これにより、第２の電界効果トランジスタＭｂ及び第１の電流源２３ａ、並びに基準抵抗素子Ｒｓｔｄ及び第２の電流源２３ｂを各々介しながら、接地端子等の基準電圧を与える基準電圧端子と電源Ｖｓｓの間に電流が流れて、ノードＮ１、Ｎ２にこれに応じた電圧が発生する。この際、ノードＮ１の電圧は、第２の電界効果トランジスタＭｂのドレイン端子Ｄのドレイン電圧を反映した値となると共に、ノードＮ２の電圧は、基準抵抗素子Ｒｓｔｄの他方の端部の電圧を反映した値となる。
このとき、第２の演算増幅器ＯＰ２の非反転入力端子（＋）にはノードＮ３の電圧が入力され、反転入力端子（−）にはノードＮ１の電圧が入力される。このため、ノードＮ１、Ｎ３の各々の電圧の差に応じて第２の演算増幅器ＯＰ２の出力電圧が低下することによって、第１の電界効果トランジスタＭａ及び第２の電界効果トランジスタＭｂのゲート電圧が互いに同じだけ低下し、第１の電界効果トランジスタＭａ及び第２の電界効果トランジスタＭｂの擬似抵抗値が増加する。

Claims (7)

  1. 第１の電流源と、
    第２の電流源と、
    弱反転領域で動作する第１の電界効果トランジスタと、
    前記第１の電界効果トランジスタの電気的特性とマッチングされた電気的特性を有し、ソース端子が基準電圧端子に電気的に接続され、ドレイン端子が前記第１の電流源に電気的に接続された第２の電界効果トランジスタと、
    一方の端部が前記基準電圧端子に電気的に接続され、他方の端部が前記第２の電流源に電気的に接続された基準抵抗素子と、
    前記第２の電界効果トランジスタのドレイン電圧と前記基準抵抗素子の前記他方の端部の電圧とを等しくさせ、かつ、前記第１の電界効果トランジスタのドレイン電圧と前記第２の電界効果トランジスタの前記ドレイン電圧とを一定の関係に保たせるように、前記第１の電流源の電流及び前記第２の電流源の電流を調整すると共に、前記第２の電界効果トランジスタのゲート電圧を調整する第１のゲート電圧調整回路と、
    前記第１の電界効果トランジスタのゲート電圧と前記第２の電界効果トランジスタの前記ゲート電圧とを一定の関係に保たせるように、前記第１の電界効果トランジスタの前記ゲート電圧を調整する第２のゲート電圧調整回路と、
    を備えた擬似抵抗回路。
  2. 前記第１のゲート電圧調整回路は、前記第１の電界効果トランジスタの前記ドレイン電圧と前記第２の電界効果トランジスタの前記ドレイン電圧及び前記基準抵抗素子の前記他方の端部の前記電圧とに一定の電位差を与えるための第１の電圧源を備える請求項１に記載の擬似抵抗回路。
  3. 前記第２のゲート電圧調整回路は、前記第１の電界効果トランジスタの前記ゲート電圧と前記第２の電界効果トランジスタの前記ゲート電圧とに一定の電位差を与えるための第２の電圧源を備える請求項２に記載の擬似抵抗回路。
  4. 前記第１の電圧源及び前記第２の電圧源は、各々、ＰＴＡＴ電流源と抵抗素子とを備えるフローティング電圧源である請求項３に記載の擬似抵抗回路。
  5. 前記第１のゲート電圧調整回路は、第１の演算増幅器及び第２の演算増幅器を備え、前記第１の演算増幅器の２つの入力端子には、前記第１の電界効果トランジスタの前記ドレイン電圧と一定の関係を保つ電圧及び前記基準抵抗素子の前記他方の端子の前記電圧が対応して入力され、前記第１の演算増幅器の出力端子は、前記第１の電流源及び前記第２の電流源の各々の電流供給動作を制御するための電圧を前記第１の電流源及び前記第２の電流源に各々入力し、前記第２の演算増幅器の２つの入力端子には、前記基準抵抗素子の前記他方の端子の前記電圧及び前記第２の電界効果トランジスタの前記ドレイン電圧が対応して入力され、前記第２の演算増幅器の出力端子は、前記第２の電界効果トランジスタの前記ゲート端子に前記ゲート電圧を入力する請求項１から４のいずれかに記載の擬似抵抗回路。
  6. 前記第１のゲート電圧調整回路は、第１の演算増幅器及び第２の演算増幅器を備え、前記第１の演算増幅器の２つの入力端子には、前記第１の電界効果トランジスタの前記ドレイン電圧と一定の関係を保つ電圧及び前記基準抵抗素子の前記他方の端子の前記電圧が対応して入力され、前記第１の演算増幅器の出力端子は、前記第１の電流源及び前記第２の電流源の各々の電流供給動作を制御するための電圧を前記第１の電流源及び前記第２の電流源に各々入力し、前記第２の演算増幅器の２つの入力端子には、前記第１の電界効果トランジスタの前記ドレイン電圧と一定の関係を保つ電圧及び前記第２の電界効果トランジスタの前記ドレイン電圧が対応して入力され、前記第２の演算増幅器の出力端子は、前記第２の電界効果トランジスタの前記ゲート端子に前記ゲート電圧を入力する請求項１から４のいずれかに記載の擬似抵抗回路。
  7. 請求項１から請求項６のいずれかに記載の前記擬似抵抗回路と、
    前記第１の電界効果トランジスタの前記ソース端子に電気的に接続された反転入力端子、基準電圧が入力される非反転入力端子、及び前記第１の電界効果トランジスタの前記ドレイン端子に電気的に接続された出力端子を有する第３の演算増幅器と、
    前記第３の演算増幅器の前記反転入力端子と前記第３の演算増幅器の前記出力端子との間、及び前記第１の電界効果トランジスタの前記ソース端子と前記第１の電界効果トランジスタの前記ドレイン端子との間に電気的に接続されたコンデンサと、
    を備えた電荷検出回路。
JP2016521058A 2014-05-21 2015-05-13 擬似抵抗回路及び電荷検出回路 Active JP6270002B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014105281 2014-05-21
JP2014105281 2014-05-21
PCT/JP2015/063763 WO2015178271A1 (ja) 2014-05-21 2015-05-13 擬似抵抗回路及び電荷検出回路

Publications (2)

Publication Number Publication Date
JPWO2015178271A1 true JPWO2015178271A1 (ja) 2017-04-20
JP6270002B2 JP6270002B2 (ja) 2018-01-31

Family

ID=54553944

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016521058A Active JP6270002B2 (ja) 2014-05-21 2015-05-13 擬似抵抗回路及び電荷検出回路

Country Status (3)

Country Link
US (1) US9887689B2 (ja)
JP (1) JP6270002B2 (ja)
WO (1) WO2015178271A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10663490B2 (en) * 2016-06-30 2020-05-26 Keithley Instruments, Llc Nested ammeter
FR3071116B1 (fr) * 2017-09-13 2019-09-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif modifiant la valeur d'impedance d'une resistance de reference
CN113381728B (zh) * 2021-06-29 2023-08-29 上海料聚微电子有限公司 一种伪电阻电路及其级联电路
CN116366046B (zh) * 2022-12-30 2024-04-05 深圳市芯波微电子有限公司 场效应晶体管控制电路及电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60167513A (ja) * 1984-02-10 1985-08-30 Hitachi Ltd 等価抵抗回路
US4868482A (en) * 1987-10-05 1989-09-19 Western Digital Corporation CMOS integrated circuit having precision resistor elements
JPH10502471A (ja) * 1994-04-22 1998-03-03 ユニットロード コーポレイション インピーダンスエミュレータ
JP2006080993A (ja) * 2004-09-10 2006-03-23 Asahi Kasei Microsystems Kk 抵抗回路
US20080007387A1 (en) * 2006-07-05 2008-01-10 Ying-Yao Lin Transistor resistor and associated method

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1995025349A1 (en) 1994-03-17 1995-09-21 Northern Telecom Limited A giga-ohm loak resistor for microelectronic integrated circuits
US7339384B2 (en) * 2005-06-02 2008-03-04 Georgia Tech Research Corporation System and method for sensing capacitance change of a capacitive sensor
JP5286676B2 (ja) 2007-03-08 2013-09-11 セイコーエプソン株式会社 検出装置、センサ及び電子機器
US8054156B2 (en) * 2008-08-26 2011-11-08 Atmel Corporation Low variation resistor
KR101720129B1 (ko) * 2010-12-21 2017-03-27 한국전자통신연구원 피모스 트랜지스터 저항
JP5930252B2 (ja) * 2013-04-02 2016-06-08 株式会社村田製作所 擬似抵抗回路及び電荷検出回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60167513A (ja) * 1984-02-10 1985-08-30 Hitachi Ltd 等価抵抗回路
US4868482A (en) * 1987-10-05 1989-09-19 Western Digital Corporation CMOS integrated circuit having precision resistor elements
JPH10502471A (ja) * 1994-04-22 1998-03-03 ユニットロード コーポレイション インピーダンスエミュレータ
JP2006080993A (ja) * 2004-09-10 2006-03-23 Asahi Kasei Microsystems Kk 抵抗回路
US20080007387A1 (en) * 2006-07-05 2008-01-10 Ying-Yao Lin Transistor resistor and associated method

Also Published As

Publication number Publication date
US9887689B2 (en) 2018-02-06
WO2015178271A1 (ja) 2015-11-26
US20170070209A1 (en) 2017-03-09
JP6270002B2 (ja) 2018-01-31

Similar Documents

Publication Publication Date Title
JP5594980B2 (ja) 非反転増幅回路及び半導体集積回路と非反転増幅回路の位相補償方法
JP5930252B2 (ja) 擬似抵抗回路及び電荷検出回路
US9146570B2 (en) Load current compesating output buffer feedback, pass, and sense circuits
US9639101B2 (en) Voltage regulator
US20040251980A1 (en) Temperature-stabilized oscillator circuit
US7714645B2 (en) Offset cancellation of a single-ended operational amplifier
JP6270002B2 (ja) 擬似抵抗回路及び電荷検出回路
US20120200283A1 (en) Voltage regulator
CN111505542B (zh) 应力补偿控制电路及半导体传感器装置
JP5092687B2 (ja) 増幅装置及びＧｍ補償バイアス回路
US8901966B2 (en) Sensor circuit
US7253677B1 (en) Bias circuit for compensating fluctuation of supply voltage
US9231525B2 (en) Compensating a two stage amplifier
US20080001592A1 (en) Method for generating a reference current and a related feedback generator
JP2014190862A (ja) ホール素子駆動回路及びホール素子駆動方法
CN108183704B (zh) 源极跟随器
JP6357182B2 (ja) センサ装置
JP2015122635A (ja) 増幅回路
JP6506592B2 (ja) センサ装置
US11709516B2 (en) Power supply circuit
JP6510165B2 (ja) オペアンプ
JP5876807B2 (ja) 低ドロップアウト電圧レギュレータ回路
US9772354B2 (en) Output circuit with limited output voltage range and reduced power consumption and current sensor having the same
JP2014204192A (ja) 擬似抵抗回路及び電荷検出回路
TWI573391B (zh) 可變增益放大電路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161017

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161219

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171219

R150 Certificate of patent or registration of utility model

Ref document number: 6270002

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150