JP2021039596A - 電源回路 - Google Patents

Abstract

【課題】急激な負荷電流の増加に対しても安定した電圧を供給する。【解決手段】電源回路１は、第１トランジスタＱ１と、フィードバック回路（抵抗Ｒｆ、Ｒｓ）と、第１差動増幅回路Ａｍｐ１と、第２差動増幅回路Ａｍｐ２と、第１制御回路１０と、を備える。第１トランジスタは、駆動信号に基づいて電源電圧ＶＯＵＴを出力する。フィードバック回路は、電源電圧のフィードバック電圧ＶＦＢを生成する。第１差動増幅回路は、フィードバック電圧と、参照電圧ＶＲＥＦと、の差を増幅し、駆動信号を出力する。第２差動増幅回路は、参照電圧と、フィードバック電圧と、の差を増幅する。第１制御回路は、第２差動増幅回路の出力に基づいて電源電圧の変化を微分回路Ｃ、Ｒ１により検知し、電源電圧を制御する。【選択図】図４

Description

本発明の実施形態は、電源回路に関する。

LDO（Low Drop Out）は、負荷電流が変化すると、出力電圧を出力トランジスタの駆動電圧へとフィードバックすることにより、負荷電流の変化が起こった場合においても出力電圧が一定となるように動作する。しかしながら、負荷電流が急激に変化した場合には、内部回路の遅延により、負帰還動作に時間が掛かることがあり、出力トランジスタの出力電流を減少させるタイミングが遅延する。この場合、負荷電流が減少しているにも拘わらず、LDOが出力電流を流し続けるため、LDOの出力電圧が規定値よりも上昇する。

特開２０１５−０１８４１７号公報

一実施形態は、急激な負荷電流の増加に対しても安定した電圧を供給する電圧回路を提供する。

一実施形態によれば、電源回路は、第１トランジスタと、フィードバック回路と、第１差動増幅回路と、第２差動増幅回路と、第１制御回路と、を備える。第１トランジスタは、駆動信号に基づいて電源電圧を出力する。フィードバック回路は、前記電源電圧のフィードバック電圧を生成する。第１差動増幅回路は、前記フィードバック電圧と、参照電圧と、の差を増幅し、前記駆動信号を出力する。第２差動増幅回路は、前記参照電圧と、前記フィードバック電圧と、の差を増幅する。第１制御回路は、前記第２差動増幅回路の出力に基づいて前記電源電圧の変化を微分回路により検知し、前記電源電圧を制御する。

一実施形態に係る電源回路の一例を示す回路図。 一実施形態に係る電源回路の一例を示す回路図。 一実施形態に係る電源回路の一例を示す回路図。 一実施形態に係る電源回路の一例を示す回路図。

以下、図面を参照して実施形態について説明する。図面において、例えば、増幅回路、バッファ回路等には入力電源が接続されていないが、適切に、Vdd及びGNDと接続されているものとする。また、実施形態に係る腰部を抜き出して説明したものであり、他の要素がさらに存在することを排除するものではない。

（第１実施形態）
図１は、第１実施形態に係る電源回路の回路図である。電源回路１は、例えば、LDO電源回路であり、第１トランジスタQ1と、抵抗Rf、Rsと、第１差動増幅回路Amp1と、を備え、外部負荷Lへと制御された電源電圧を出力する。キャパシタCoutは、電源回路１の外部又は内部に備えられるキャパシタであり、例えば、バイパスコンデンサとして動作する。電源回路１は、上記の基本的な回路素子の他、インバータ、第２トランジスタQ2を有する、第１制御回路１０と、第２差動増幅回路Amp2をさらに備える。電源回路１の出力する電源電圧VOUTは、外部負荷Lの状態、より詳しくは、外部負荷Lを流れる負荷電流により変化する。電源回路１は、入力端子inに電源回路１が組み込まれる回路全体としての電源電圧VINが入力され、出力端子outから、外部負荷Lに対する電源電圧VOUTを出力する。

第１トランジスタQ1は、例えば、p型のMOSFET（Metal-Oxide-Semiconductor Field-Effect-Transistor）であり、ソースに入力電圧VINが印加され、ゲートが第１差動増幅回路Amp１に接続され、ドレインが出力端子に接続される。第１トランジスタQ1は、ゲートに印加される駆動電圧VGATE及びソースに印加される入力電圧VINにより、ドレイン電流が流れる。このドレイン電流が抵抗Rf、Rsを介して接地面に流れることにより生成された電源電圧を外部へと出力する。

抵抗Rfは、第１トランジスタQ1のドレインと一方の端子が接続され、抵抗Rsと他方の端子が接続され、抵抗Rsを介して接地する。抵抗Rsは、一方の端子が抵抗Rfと接続され、他方の端子が接地する。これら抵抗Rf、Rsは、上記のように出力する電圧を定義するものであるとともに、抵抗Rf、Rsの間のノードから、駆動電圧VGATEを制御するためにフィードバック電圧VFBを生成する、フィードバック回路として動作する。

第１差動増幅器Amp1は、第１トランジスタQ1の駆動電圧を生成する回路であり、非反転端子が抵抗Rf、Rsの間のノード、すなわち、フィードバック回路と接続され、反転端子に参照電圧が印加され、出力が第１トランジスタQ1のゲートと接続される。第１差動増幅器Amp1は、参照電圧VREFと、フィードバック電圧VFBとの差を増幅し、駆動電圧VGATEを生成して第１トランジスタQ1のゲートへと印加する。

例えば、第１トランジスタQ1のドレインの電位が低くなった場合には、フィードバック電圧が低くなり、第１差動増幅回路１の出力する電圧が低くなる。これにより、駆動電圧VGATEの電圧が低くなり、第１トランジスタQ1のドレイン電流が増加することにより、出力する電源電圧を高くする。

逆に、第１トランジスタQ1のドレインの電位が高くなった場合には、フィードバック電圧が高くなり、第１差動増幅回路１の出力する電圧が高くなる。これにより、駆動電圧VGATEの電圧が高くなり、第１トランジスタQ1のドレイン電流が減少することにより、出力する電源電圧を低くする。

このように、外部負荷Lによる負荷電流が変化した場合にも、電源回路１は、安定した電圧を出力する。しかしながら、負荷電流が急激に変化した場合には、上記の動作における遅延が発生するため、すぐに安定した電圧の供給へと戻ることが困難である。そこで、第１制御回路１０と、第２差動増幅回路Amp2とが動作する。なお、下記の説明において、出力電圧制御回路は、第１制御回路１０及び後述する第２制御回路１２の少なくとも１つを含むものであるとしているが、さらに、第２差動増幅回路Amp2も出力電圧制御回路に備えられる構成であってもよい。

第２差動増幅回路Amp2は、非反転端子に参照電圧VREFが印加され、反転端子がフィードバック回路に接続されてフィードバック電圧VFBが印加される。すなわち、第２差動増幅回路Amp2は、参照電圧VREFとフィードバック電圧VFBとの差VREF-VFBを増幅して出力する。

第２トランジスタQ2は、例えば、ゲートがインバータを介して第２差動増幅回路Amp2の出力に接続され、ドレインが第１トランジスタQ1のドレインと接続され、ソースが接地されるn型のMOSFETである。第２差動増幅回路Amp2の出力する電圧の絶対値がしきい値電圧よりも高くなると、第１トランジスタQ1のドレイン電流の一部又は全部を接地面へと流す。この電流は、第２差動増幅回路Amp2の出力する電圧の絶対値がしきい値電圧よりも低くなるまで流れるが、フィードバック電圧VFBが低くなるにつれて電流量は、減少していく。

以上のように、電源電圧VOUTが高くなると、第２トランジスタQ2がオンとなり第１トランジスタQ1のドレイン、すなわち、出力端子から接地面へと電流を流すことにより、第１制御回路１０がない場合に比べて高速に、電源電圧を安定した電圧へと制御することができる。

（第２実施形態）
第１実施形態によれば、第１制御回路１０により高速に電源電圧を安定させることができるが、急激な負荷電流の減少が発生した場合に、過渡応答として電源電圧VOUTが減少しすぎる可能性がある。そこで、本実施形態では、第１制御回路１０の動作を制限する素子を加える。

図２は、本実施形態に係る電源回路１の回路図である。第１制御回路１０は、インバータ、第２トランジスタQ2に加え、キャパシタC、抵抗R1、R2をさらに備える。なお、キャパシタCと抵抗R1の組み合わせと、抵抗R2は、いずれかが備えられる構成であってもよい。すなわち、キャパシタCと抵抗R1が備えられ、抵抗R2が備えられない構成であってもよいし、キャパシタCと抵抗R1が備えられず、抵抗R2が備えられる構成であってもよい。

キャパシタCは、インバータと、第２トランジスタQ2のゲートとの間に直列に接続される。抵抗R1は、キャパシタCと、第２トランジスタQ2のゲートとの間に並列に接続される。キャパシタCと抵抗R1により、ハイパスフィルタ（微分回路）が構成される。

このようにハイパスフィルタが第１制御回路１０に備えられることにより、急激に負荷電流が減少し、電源電圧が高くなったタイミングにおいて、第２差動増幅回路Amp2により増幅された、この過渡応答成分を第２トランジスタQ2のゲートへと印加することができる。すなわち、ハイパスフィルタを備えることにより、急激に負荷電流が減少した場合に、そのタイミングにおいてこの急激な変化に基づいた駆動電圧を第２トランジスタQ2に印加することができる。

また、このハイパスフィルタの時定数は、R1×Cとなる。このことから、第１トランジスタQ1のドレインの電圧が十分に下がる時間を仮定して、この仮定した時間に基づいて第２トランジスタQ2から適切な量のドレイン電流が流れるように、抵抗R1の抵抗値と、キャパシタCの静電容量を設定してもよい。

このように、ハイパスフィルタを備えることにより、継続的に強い電圧降下のための放電を制御するのではなく、電圧降下のタイミング及びその強度を時間的に変化させ、過渡応答が発生しない程度に安定した電圧の供給をすることが可能となる。

以上のように、ハイパスフィルタ（微分回路）を備えることにより、急激な負荷電流の減少を検知することが可能となり、このような急激な負荷電流の減少が発生した場合に、より精度よく電源回路１の出力する電源電圧を制御することができる。すなわち、微分回路を備えることにより、負荷電流の減少する大きさ及び時間に基づいて、タイミングよく、かつ、電圧の下が量及び下がる時間の早さを調整して、電源電圧を制御することができる。この結果、負荷電流の減少があった場合に、継続的に電源電圧を下げる場合と比較して、低消費電力の実現、及び、電源電圧を下げる回路による発振を抑制することが可能となる。

上述したように、第１制御回路１０は、抵抗R2を備えてもよい。抵抗R2を備えることにより、第１トランジスタQ1のドレインと、第２トランジスタQ2のドレインとの間に電位差を設けることができる。この電位差を設けることにより、第２トランジスタQ2のドレイン電圧を制御し、第２トランジスタQ2に流れるドレイン電流を制御してもよい。このように、抵抗R2を備えることにより、抵抗R2がない場合と比べて出力される電源電圧の制御において、急激に電源電圧が下がりすぎないように制限を掛けてもよい。

（第３実施形態）
前述した各実施形態では、出力端子と接続される第１トランジスタQ1のドレインの電位から放電することにより、電源電圧を降下させることにより電源電圧を制御したが、これには限られない。本実施形態では、第１トランジスタQ1の駆動電圧を制御することにより、第１トランジスタQ1のドレインの電位を下げようとするものである。

図３は、本実施形態に係る電源回路１の回路図である。電源回路１は、第３トランジスタQ3を有する、第２制御回路１２を備える。

第３トランジスタQ3は、例えば、p型のMOSFETであり、ゲートが第２差動増幅回路Amp2の出力と接続され、ソースが第１トランジスタQ1のソースと接続され、ドレインが第１トランジスタQ1のゲートと接続される。

負荷電流が減少し、電源電圧VOUTが高くなると、第２差動増幅回路Amp2の出力する電圧は、低くなる。第３トランジスタQ3は、ゲートに印加される電圧が低くなるため、ドレイン電流が増加する。ドレイン電流が増加するため、駆動電圧VGATEが高くなり、第１トランジスタQ1のゲートに印加される電圧が高くなり、第１トランジスタQ1のドレイン電流を減少させる。

また、第３トランジスタQ3のゲートに印加されている電圧が高くなると、第３トランジスタQ3が飽和状態となるようにしきい値及び第２差動増幅回路Amp2の出力を、回路係数等により調整してもよい。このようにすると、負荷電流が急激に減少、すなわち、フィードバック電圧が急激に増大した場合に、第１トランジスタQ1のゲートとソースを、第３トランジスタQ3を介して短絡することが可能である。このように、短絡することにより、第１トランジスタQ1のドレイン電流を一時的に流れないように制御することができる。

この結果、第１トランジスタQ1のドレインの電位を下げ、出力する電源電圧VOUTを低くすることが可能となる。

以上のように、本実施形態による第２制御回路１２によれば、出力トランジスタのゲートとソースとの間に接続され、フィードバック電圧に基づいて出力トランジスタのゲートとソースとを短絡することにより、急激な負荷電流の減少が発生した場合に、高速な電源電圧の安定化を図ることができる。

（第４実施形態）
前述の各実施形態においては、第１制御回路及び第２制御回路の説明をしたが、本実施形態では、電源回路１は、第１制御回路と第２制御回路のいずれをも備える。

図４は、本実施形態に係る電源回路１の回路図を示す。電源回路１は、一般的なLDOを構成する、第１トランジスタQ1と、抵抗Rf、Rsと、第１差動増幅回路Amp1と、を備え、さらに、第１制御回路１０と、第２制御回路１２と、を備える。第１制御回路１０は、第２差動増幅回路Amp2と、キャパシタCと、抵抗R1、R2と、第２トランジスタQ2を有する。第２制御回路１２は、第３トランジスタQ3を有する。

各回路の動作については、前述の各実施形態において説明したので、詳細については省略する。

本実施形態に係る電源回路１は、負荷電流が急激に減少すると微分回路を介して、負荷電流が減少したタイミング、負荷電流の減少の度合いに基づいて、出力トランジスタ（第１トランジスタQ1）の出力電圧を、放電される電流に制限を課して降下させる第１制御回路１０と、同じタイミングにおいて出力トランジスタのドレイン電流を減少させる第２制御回路１２と、を備える。

このように、２つの制御回路を用いることにより、負荷電流が急激に減少し、電源電圧が急激に高くなった場合においても、タイミング、また、その減少の大きさに基づいて適切に安定した電源電圧を出力することが可能となる。

以上のように、本実施形態によれば、急激な負荷電流の減少があった場合に、微分回路を有する第１制御回路１０により、電源電圧を効果させるタイミング等を制御し、また、出力トランジスタのドレインの電位及びドレイン電流の双方を制御することにより、より早い電源電圧の復帰と、安定化を図ることが可能となる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、前述した説明において、n型のMOSFETである箇所は、適切にp型のMOSFETに変更することもでき、逆も同様である。また、MOSFETは、適切な係数を有するバイポーラトランジスタに置換することも可能である。これらの場合、MOSFETのゲート、ソース、ドレイン、バイポーラトランジスタのベース、エミッタ、コレクタは、それぞれ適切に読み替えるものとする。

１：電源回路、
Q1：第１トランジスタ、
Q2：第２トランジスタ、
Q3：第３トランジスタ、
R1、R2、Rs、Rf：抵抗、
C：キャパシタ、
Amp1：第１差動増幅回路、
Amp2：第２差動増幅回路

Claims (9)

1. 駆動信号に基づいて電源電圧を出力する、第１トランジスタと、
   前記電源電圧のフィードバック電圧を生成する、フィードバック回路と、
   前記フィードバック電圧と、参照電圧と、の差を増幅し、前記駆動信号を出力する、第１差動増幅回路と、
   前記参照電圧と、前記フィードバック電圧と、の差を増幅する、第２差動増幅回路と、
   前記第２差動増幅回路の出力に基づいて前記電源電圧の変化を微分回路により検知し、前記電源電圧を制御する、第１制御回路と、
   を備える、電源回路。
2. 前記第１制御回路は、前記第１トランジスタの出力に接続され、前記第２差動増幅回路の出力に基づいて前記電源電圧を制御する、
   請求項１に記載の電源回路。
3. 前記第１制御回路は、前記第１トランジスタの出力に接続され、前記第２差動増幅回路の出力する信号に基づいて、前記第１トランジスタの出力から電流を流して前記電源電圧を制御する、第２トランジスタを備える、
   請求項２に記載の電源回路。
4. 前記微分回路は、前記第２差動増幅回路の出力する信号に基づいて、前記第１トランジスタの出力から電流を流すタイミングを制御する、
   請求項３に記載の電源回路。
5. 前記微分回路は、抵抗とキャパシタを備え、抵抗値及び静電容量値に基づいて前記第１トランジスタの出力から電流を流すタイミングを制御する、
   請求項４に記載の電源回路。
6. 前記第１制御回路は、前記第２トランジスタに接続され、前記第２トランジスタを介して流れる電流を制限する、電流制限回路、をさらに備える、
   請求項３から請求項５のいずれかに記載の電源回路。
7. 前記第２差動増幅回路の出力に基づいて、前記駆動信号を制御する、第２制御回路、
   をさらに備える、請求項１から請求項６のいずれかに記載の電源回路。
8. 前記第２制御回路は、前記第２差動増幅回路の出力に基づいて、前記駆動信号の電圧を制御する、第３トランジスタを備える、
   請求項７に記載の電源回路。
9. 駆動信号に基づいて電源電圧を出力する、第１トランジスタと、
   前記第１トランジスタの出力と接続され、前記電源電圧のフィードバック電圧を生成する、フィードバック回路と、
   前記フィードバック回路が非反転端子と接続され、参照電圧が反転端子に印加され、出力が前記第１トランジスタの駆動端子と接続される、第１差動増幅回路と、
   前記参照電圧が非反転端子に印加され、前記フィードバック回路が反転端子と接続される、第２差動増幅回路と、
   前記第２差動増幅回路の出力と接続され、前記第２差動増幅回路の出力に基づいて前記電源電圧の変換を検知する微分回路を有し、前記電源電圧を制御する、出力電圧制御回路と、
   を備える、電源回路。

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