JP6549008B2

JP6549008B2 - ボルテージレギュレータ

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Publication number: JP6549008B2
Application number: JP2015191875A
Authority: JP
Inventors: 裕二小林; 貴雄中下
Original assignee: Ablic Inc
Current assignee: Ablic Inc
Priority date: 2015-09-29
Filing date: 2015-09-29
Publication date: 2019-07-24
Anticipated expiration: 2035-09-29
Also published as: US20170090496A1; TWI681277B; KR20170038158A; US10114393B2; CN106873691B; JP2017068472A; CN106873691A; TW201721324A

Description

本発明は、ソフトスタート回路を備えたボルテージレギュレータに関する。

従来のソフトスタート回路を備えたボルテージレギュレータについて説明する。図３は、従来のボルテージレギュレータ３００を示す回路図である。
ボルテージレギュレータ３００は、基準電圧回路３０１、ソフトスタート回路３０２、誤差増幅回路３０３、分圧回路３０４、出力トランジスタ３０５、グラウンド端子３０６、電源端子３０７、及び出力端子３０８を備えている。

基準電圧回路３０１は、定電流回路３１と、ＮＭＯＳトランジスタ３２及び３３と、抵抗３４とにより構成され、以下のように動作して基準電圧ＶＲＥＦを出力する。
ＮＭＯＳトランジスタ３２は起動直後にＯＦＦ状態のため、定電流回路３１によりＮＭＯＳトランジスタ３３のゲート電圧が上昇し、ＮＭＯＳトランジスタ３３はＯＮ状態になる。ＮＭＯＳトランジスタ３３に電流が流れることで、抵抗３４に電圧が発生し、ＮＭＯＳトランジスタ３２のゲート電圧が制御される。ＮＭＯＳトランジスタ３３のソース端子からＮＭＯＳトランジスタ３２のゲート端子に帰還が掛かることで、定電流回路３１が流す電流とＮＭＯＳトランジスタ３２のドレイン電流が等しくなるように、ＮＭＯＳトランジスタ３３のドレイン電流が調整され、抵抗３４によりＶＲＥＦが発生する。

ソフトスタート回路３０２は、アナログスイッチトランジスタ３５と、定電流回路３６及び３７と、容量３８とにより構成され、以下のように動作してソフトスタート用の基準電圧ＶＲＥＦ＿ＳＳを出力する。

定電流回路３６が容量３８を充電し、容量３８の電圧が線形的に上昇して、スイッチトランジスタ３５のゲート電圧が制御される。定電流回路３７が電流を流し続けることで、スイッチトランジスタ３５はソースフォロアー回路として動作する。よって、基準電圧回路３０１の出力する基準電圧ＶＲＥＦは、起動時から徐々に上昇するソフトスタート用の基準電圧ＶＲＥＦ＿ＳＳとしてスイッチトランジスタ３５から出力される。

誤差増幅回路３０３は、ソフトスタート回路３０２の出力するＶＲＥＦ＿ＳＳと分圧回路３０４の分圧電圧とを比較し、ＶＲＥＦ＿ＳＳと分圧電圧が同じ電圧になるように出力トランジスタ３０５のゲート電圧を制御する。
このようにして、ボルテージレギュレータのソフトスタートが実現されている（例えば、特許文献１、２参照）。

特開２０１１−１５２０２３号公報特開２００５−３２７０２７号公報

しかしながら、従来のボルテージレギュレータ３００では、定電流回路３７によりアナログスイッチトランジスタ３５に電流値Ｉｓの電流を流すことで、スイッチトランジスタ３５にＯＮ抵抗（抵抗値をＲｏｎとする）が発生し、基準電圧ＶＲＥＦ＿ＳＳは、基準電圧ＶＲＥＦからＩｓ×Ｒｏｎ分だけ電圧降下してしまう。即ち、ソフトスタート時間を制御するスイッチトランジスタ３５を基準電圧回路３０１の出力と誤差増幅回路３０３と間に用いると、スイッチトランジスタ３５のＯＮ抵抗により誤差増幅回路３０３の反転入力端子電圧ＶＲＥＦ＿ＳＳと基準電圧ＶＲＥＦとに差が生じてしまうという課題があった。

なお、スイッチトランジスタ３５による電圧降下を小さくするために、スイッチトランジスタ３５のＷ長を大きくするとＯＮ抵抗は小さくなるが、ドレイン−ゲート間容量が大きくなり、容量３８が外部から接続される場合、外部ノイズによる誤動作が起こりやすくなる。また、定電流回路３７の電流値Ｉｓを小さくすると誤差増幅回路３０３とスイッチトランジスタ３５間のノードがＨｉ−Ｚになるため、外部ノイズによる誤動作が起こりやすくなる課題が発生する。

したがって、本発明は、上記課題を鑑みて、ソフトスタート時間を制御するアナログスイッチトランジスタを用いても、誤差増幅回路の反転入力端子の電圧と基準電圧回路が出力する基準電圧との間に差が生じないボルテージレギュレータを提供する。

従来の課題を解決するため、本発明のボルテージレギュレータは、外部電源電圧が供給される電源端子と、前記外部電源電圧が調節されて生成された電圧を出力する出力端子と、基準電圧を帰還電圧として帰還して前記基準電圧を出力する基準電圧回路と、電源起動時に前記基準電圧を線形的に上昇させるよう制御する制御信号を出力するソフトスタート回路と、前記出力端子の電圧を分圧して分圧電圧を生成する分圧回路と、前記基準電圧と前記分圧電圧との差を増幅して出力する誤差増幅回路と、前記誤差増幅回路の出力電圧によりゲートが制御され、ドレインが前記出力端子に接続された出力トランジスタとを備え、前記基準電圧回路は、前記制御信号によりゲートが制御されるアナログスイッチトランジスタを有し、前記アナログスイッチトランジスタの出力電圧が前記帰還電圧であることを特徴とする。

本発明のボルテージレギュレータによれば、基準電圧回路の出力と誤差増幅回路の反転入力端子との間にアナログスイッチトランジスタが存在しないため、基準電圧回路が出力する基準電圧と誤差増幅回路の反転入力端子の電圧とに差が生じることがなく、両者を同電位とすることができる。したがって、外部ノイズによる誤動作を防止することが可能となる。

本発明の第一の実施形態のボルテージレギュレータを示す回路図である。本発明の第二の実施形態のボルテージレギュレータを示す回路図である。従来のボルテージレギュレータを示す回路図である。

［第一の実施形態］
図１は、本発明の実施形態のボルテージレギュレータ１００の回路図である。ボルテージレギュレータ１００は、基準電圧回路１０１、ソフトスタート回路１０２、誤差増幅回路１０３、分圧回路１０４、出力トランジスタ１０５、グラウンド電圧が供給されるグラウンド端子１０６、外部電源電圧が供給される電源端子１０７、及び出力端子１０８を備えている。

基準電圧回路１０１は、定電流回路１１と、ＮＭＯＳトランジスタ１２及び１３と、アナログスイッチトランジスタ１５と、抵抗１４とを含んで構成されている。
ソフトスタート回路１０２は、定電流回路１６及び１７と、容量１８とを含んで構成されている。

基準電圧回路１０１の定電流回路１１は、電源端子１０７とＮＭＯＳトランジスタ１３のゲート端子との間に接続される。ＮＭＯＳトランジスタ１２は、ソース端子がグラウンド端子１０６に接続され、ドレイン端子がＮＭＯＳトランジスタ１３のゲート端子に接続され、ゲート端子がアナログスイッチトランジスタ１５のソース端子、定電流回路１７、及び誤差増幅回路１０３の反転入力端子に接続される。ＮＭＯＳトランジスタ１３は、ドレイン端子が電源端子１０７に接続され、ソース端子が抵抗１４を介してグラウンド端子１０６に接続される。また、ＮＭＯＳトランジスタ１３のソース端子は、アナログスイッチトランジスタ１５のドレイン端子にも接続される。

ソフトスタート回路１０２の容量１８は、一端が定電流回路１６を介して電源端子１０７に接続され、他端がグラウンド端子１０６に接続される。容量１８の一端は、ソフトスタート回路１０２の出力であり、アナログスイッチトランジスタ１５のゲート端子に接続される。

誤差増幅回路１０３は、その出力が出力トランジスタ１０５のゲート端子に接続され、非反転入力端子に分圧回路１０４により抵抗分割された分圧電圧を受ける。出力トランジスタ１５は、ソース端子が電源端子１０７に接続され、ドレイン端子が分圧回路１０４を介してグラウンド端子１０６に接続される。そして、出力トランジスタ１５と分圧回路１０４との接続点が出力端子１０８に接続される。

次に、本実施形態のボルテージレギュレータ１００の動作について説明する。
電源起動直後は、基準電圧回路１０１のＮＭＯＳトランジスタ１２はＯＦＦ状態のため、定電流回路１１の電流によって、ＮＭＯＳトランジスタ１３のゲート電圧が上昇しＯＮ状態となるが、アナログスイッチトランジスタ１５がＯＦＦ状態のため、ＮＭＯＳトランジスタ１２のゲート端子に帰還が掛からず、ＮＭＯＳトランジスタ１２のゲート電圧を制御できない。

アナログスイッチトランジスタ１５は、ソフトスタート回路１０２の出力、すなわち定電流回路１６と容量１８との接続点に生成される制御電圧ＣＯＮＴによりゲート電圧を制御され、ゲート電圧が閾値電圧を超えるとドレイン電流を流し、ソースフォロアー回路として動作する。結果として、アナログスイッチトランジスタ１５のソース端子に生成される基準電圧ＶＲＥＦが帰還電圧ＶＦＢとしてＮＭＯＳトランジスタ１２のゲート端子に帰還される。ＮＭＯＳトランジスタ１２は、帰還電圧ＶＦＢが上昇することでＯＮ状態となる。即ち、ＮＭＯＳトランジスタ１２は、ゲート端子にアナログスイッチトランジスタ１５のＯＮ抵抗を加味した電圧で帰還が掛かる。そして、定電流回路１１が流す電流とＮＭＯＳトランジスタ１２のドレイン電流とが等しくなるように、アナログスイッチトランジスタ１５のソース端子に基準電圧ＶＲＥＦが発生する。

このようにして、誤差増幅回路１０３の反転入力端子に基準電圧回路１０１の出力である基準電圧ＶＲＥＦをそのまま入力することができる。また、アナログスイッチトランジスタ１５は、ソースフォロアー回路として動作するので、基準電圧ＶＲＥＦは、定電流回路１６と容量１８で決められたソフトスタート時間で徐々に上昇する。
さらに、アナログスイッチトランジスタ１５のＯＮ抵抗は大きくても問題がないため、Ｗ長のサイズも小さくすることが出来るため、面積削減が可能である。

以上説明したように、本実施形態のボルテージレギュレータ１００は、基準電圧回路１０１の出力と誤差増幅回路１０３の反転入力端子との間にスイッチトランジスタを設けないため、基準電圧回路１０３が出力する基準電圧ＶＲＥＦがそのまま誤差増幅回路の反転入力端子に入力される。すなわち、基準電圧回路１０１の出力電圧と誤差増幅回路の反転入力端子の電圧とに差が生じることがなく、両者を同電位とすることができる。

［第二の実施形態］
図２は、本発明の第二の実施形態のボルテージレギュレータ２００を示す回路図である。
ボルテージレギュレータ２００は、図１に示すボルテージレギュレータ１００に対し、基準電圧回路１０１に替えて基準電圧回路２０１を、ソフトスタート回路１０２に替えてソフトスタート回路２０２を備えている。その他の点は、図１に示すボルテージレギュレータ１００と同様であり、また、基準電圧回路２０１及びソフトスタート回路２０２内の構成要素も一部は図１の基準電圧回路１０１及びソフトスタート回路１０２と同様であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。

まず、基準電圧回路２０１は、図１の基準電圧回路１０１におけるアナログスイッチトランジスタ１５に替えて、ＮＭＯＳトランジスタ１３のソース端子と抵抗１４との間に接続されたアナログスイッチトランジスタ２５を備えている。
ソフトスタート回路２０２は、図１のソフトスタート回路１０２から定電流回路１７が削除された構成となっている。

次に、第二の実施形態のボルテージレギュレータ２００の動作について説明する。
電源起動直後は、図１と同様に基準電圧回路２０１のＮＭＯＳトランジスタ１３のゲート電圧が上昇しＯＮ状態となるが、アナログスイッチトランジスタ２５がＯＦＦ状態のため、抵抗１４に電流が流れず、ＮＭＯＳトランジスタ１２のゲート端子に帰還が掛からない。アナログスイッチトランジスタ２５は、定電流回路１６と容量１８との接続点に生成される制御電圧ＣＯＮＴによりゲート電圧を制御され、ゲート電圧が閾値電圧を超えるとドレイン電流を流し、ソースフォロアー回路として動作する。結果として、抵抗１４に電流が流れ、アナログスイッチトランジスタ２５のソース端子に生成される基準電圧ＶＲＥＦが帰還電圧ＶＦＢとしてＮＭＯＳトランジスタ１２のゲート端子に帰還される。帰還電圧ＶＦＢが上昇することで、ＮＭＯＳトランジスタ１２がＯＮ状態ととなる。そして、定電流回路１１が流す電流とＮＭＯＳトランジスタ１２のドレイン電流とが等しくなるように、ＮＭＯＳトランジスタ１３は、アナログスイッチトランジスタ２５のＯＮ抵抗を加味したドレイン電流を流す。よって、抵抗１４とＮＭＯＳトランジスタ１３のドレイン電流により、アナログスイッチトランジスタ２５のソース端子に基準電圧ＶＲＥＦが発生する。このようにして、基準電圧回路２０１の出力である基準電圧ＶＲＥＦをそのまま誤差増幅回路１０３の反転入力端子に入力することができる。

以上説明したように、本実施形態のボルテージレギュレータ２００は、上記第一の実施形態と同様、基準電圧回路２０１の出力と誤差増幅回路１０３の反転入力端子との間にスイッチトランジスタが存在しないため、基準電圧回路２０１の出力電圧と誤差増幅回路の反転入力端子の電圧とに差が生じることを防ぐことができる。さらに、本実施形態によれば、ＮＭＯＳトランジスタ１３のドレイン電流が常にアナログスイッチトランジスタ２５に流れることから、図１のボルテージレギュレータ１００においてソースフォロアー動作を保つために設けていたソフトスタート回路１０２における定電流回路１７を省くことができ、ボルテージレギュレータ１００よりも面積を削減することが可能となる。

以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、上記実施形態におけるＮＭＯＳトランジスタ１３はディプレッション型ＮＭＯＳトランジスタでもよく、抵抗１４は、飽和結線のＭＯＳトランジスタやダイオード等、その他のインピーダンス素子としても良い。また、上記実施形態においては、アナログスイッチトランジスタ１５、２５として、ＮＭＯＳトランジスタを用いているが、ソフトスタート回路の構成によってはＰＭＯＳトランジスタを用いても良い。ソフトスタート回路１０２、２０２は、アナログスイッチトランジスタ１５、２５のゲート端子の電圧を線形的に上昇させることが出来れば上記実施形態の構成に限られない。

１００，２００，３００ボルテージレギュレータ
１０１，２０１，３０１基準電圧回路
１０２，２０２，３０２ソフトスタート回路
１０３，３０３誤差増幅回路
１０４，３０４分圧回路
１０５，３０５出力トランジスタ
１０６，３０６グラウンド端子
１０７，３０７電源端子
１０８，３０８出力端子

Claims

外部電源電圧が供給される電源端子と、
前記外部電源電圧が調節されて生成された電圧を出力する出力端子と、
基準電圧を帰還電圧として帰還して、前記基準電圧を出力する基準電圧回路と、
電源起動時に前記基準電圧を線形的に上昇させるよう制御する制御信号を出力するソフトスタート回路と、
前記出力端子の電圧を分圧して分圧電圧を生成する分圧回路と、
前記基準電圧と前記分圧電圧との差を増幅して出力する誤差増幅回路と、
前記誤差増幅回路の出力電圧によりゲートが制御され、ドレインが前記出力端子に接続された出力トランジスタとを備え、
前記基準電圧回路は、前記制御信号によりゲートが制御されるアナログスイッチトランジスタを有し、
ドレイン端子が第１の定電流回路を介して前記電源端子に接続され、ソース端子がグラウンド端子に接続された第１のＮＭＯＳトランジスタと、
ドレイン端子が前記電源端子に接続され、ゲート端子が前記第１のＮＭＯＳトランジスタのドレイン端子に接続され、ソース端子がインピーダンス素子を介してグラウンド端子に接続された第２のＮＭＯＳトランジスタとをさらに有し、
前記アナログスイッチトランジスタは、ドレイン端子が前記第２のＮＭＯＳトランジスタのソース端子に接続され、ソース端子が前記第１のＮＭＯＳトランジスタのゲート端子に接続され、該ソース端子の電圧が前記基準電圧である
ことを特徴とするボルテージレギュレータ。
前記ソフトスタート回路は、
一端が第２の定電流回路を介して前記電源端子に接続され、他端が前記グラウンド端子に接続された容量と、
前記アナログスイッチトランジスタのソース端子と前記グラウンド端子との間に接続された第３の定電流回路とを有し、
前記制御信号は前記容量の前記一端に生成される信号であることを特徴とする請求項１に記載のボルテージレギュレータ。
外部電源電圧が供給される電源端子と、
前記外部電源電圧が調節されて生成された電圧を出力する出力端子と、
基準電圧を帰還電圧として帰還して、前記基準電圧を出力する基準電圧回路と、
電源起動時に前記基準電圧を線形的に上昇させるよう制御する制御信号を出力するソフトスタート回路と、
前記出力端子の電圧を分圧して分圧電圧を生成する分圧回路と、
前記基準電圧と前記分圧電圧との差を増幅して出力する誤差増幅回路と、
前記誤差増幅回路の出力電圧によりゲートが制御され、ドレインが前記出力端子に接続された出力トランジスタとを備え、
前記基準電圧回路は、前記制御信号によりゲートが制御されるアナログスイッチトランジスタを有し、
ドレイン端子が第１の定電流回路を介して前記電源端子に接続され、ソース端子がグラウンド端子に接続された第１のＮＭＯＳトランジスタと、
ドレイン端子が前記電源端子に接続され、ゲート端子が前記第１のＮＭＯＳトランジスタのドレイン端子に接続された第２のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタのゲート端子と前記グラウンド端子との間に接続されたインピーダンス素子とをさらに有し、
前記アナログスイッチトランジスタは、ドレイン端子が第２のＮＭＯＳトランジスタのソース端子に接続され、ソース端子が前記インピーダンス素子に接続され、該ソース端子の電圧が前記基準電圧である
ことを特徴とするボルテージレギュレータ。
前記ソフトスタート回路は、
一端が第２の定電流回路を介して前記電源端子に接続され、他端が前記グラウンド端子に接続された容量を有し、
前記制御信号は前記容量の前記一端に生成される信号であることを特徴とする請求項３に記載のボルテージレギュレータ。