JP2009093446A

JP2009093446A - 電圧制御回路

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Publication number: JP2009093446A
Application number: JP2007263954A
Authority: JP
Inventors: Kazuhiko Yamada; 和彦山田; Shigemitsu Horikawa; 茂満堀川
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2007-10-10
Filing date: 2007-10-10
Publication date: 2009-04-30
Anticipated expiration: 2027-10-10
Also published as: CN101408778A; KR101443178B1; US8013582B2; KR20090037298A; JP4374388B2; US20090096438A1

Abstract

【課題】簡素化した回路構成で、入力電圧と負荷電流の変動に対して一定の直流電圧を出力することができる電圧制御回路を提供する。
【解決手段】ノードＮ１と接地電位ＧＮＤの間に直列に接続された抵抗５、ＮＰＮ６，７及び抵抗８による直列回路に対して、ＰＭＯＳ１３を並列に接続し、このＰＭＯＳ１３の導通状態をノードＮ２の電位で制御する。ノードＮ２の電位は、直列回路に流れる電流Ｉ０によって定まるので、電流Ｉ０が増加したときにはＰＭＯＳ１３のオン抵抗を小さくし、Ｉ０電流が減少したときにはこのＰＭＯＳ１３のオン抵抗を大きくするように制御する。これにより、直列回路に流れる電流Ｉ０の変動が抑制され、入力電圧ＶＩの変動に拘らず直列回路の電流Ｉ０の値がほぼ一定に保持され、一定の出力電圧ＶＯを出力することができる。
【選択図】図１

Description

本発明は、直流入力電圧から直流の定電圧を生成して出力する電圧制御回路に関するものである。

図２（ａ），（ｂ）は、従来の電圧制御回路の構成図である。
図２（ａ）は、下記特許文献２に記載されたもので、入力端子２１にコレクタが接続され、出力端子２２にエミッタが接続されたＮＰＮ型トランジスタ(以下、「ＮＰＮ」という)２３を有し、このＮＰＮ２３のコレクタとベースの間に抵抗２４が接続されている。ＮＰＮ２３のベースは、直列に接続されたＮＰＮ２５とツェナーダイオード２６を介して接地電位ＧＮＤに接続されている。また、ＮＰＮ２５のベースは、出力端子２２に接続され、このＮＰＮ２５のエミッタは、抵抗２７を介して出力端子２２に接続されている。

この電圧制御回路では、入力端子２１に入力電圧ＶＩが供給されると、抵抗２４に電流が流れてＮＰＮ２３がオンとなり、出力端子２２から出力電圧ＶＯが出力される。これにより、抵抗２７を介してツェナーダイオード２６にツェナー電流が流れる。このとき、ＮＰＮ２５のベース・エミッタ間電圧ＶＢＥは、約０．６Ｖの一定電圧となるので、抵抗２７に流れる電流は、この抵抗２７の抵抗値に応じた一定の電流となる。従って、ＮＰＮ２５のエミッタ電位は、一定のツェナー電流によってツェナーダイオード２６に生じるツェナー電圧となる。これにより、出力電圧ＶＯは、ツェナーダイオード２６のツェナー電圧とＮＰＮ２５のベース・エミッタ間電圧ＶＢＥの合計した電圧となり、出力端子２２に接続される負荷の大小にかかわらず、一定の出力電圧ＶＯが得られる。

また、図２（ｂ）は、下記特許文献１に記載されたもので、入力端子３１にエミッタが接続され、出力端子３２にコレクタが接続されたＰＮＰ型トランジスタ(以下、「ＰＮＰ」という)３３を有し、このＰＮＰ３３のベースが抵抗３４を介してＮＰＮ３５のコレクタに接続されている。ＮＰＮ３５のエミッタは、ツェナーダイオード３６を介して電流制限器３７に接続されている。出力端子３２と接地電位ＧＮＤの間には、抵抗３８，３９による分圧器が接続され、出力電圧ＶＯがこの分圧器で分圧されて誤差増幅器４０に与えられるようになっている。そして、誤差増幅器４０では、出力電圧ＶＯの分圧電圧と基準電圧ＲＥＦと差に応じた電圧が出力され、抵抗４１を介してＮＰＮ３５のベースにフィードバックされている。

この電圧制御回路では、分圧器で分圧された出力電圧ＶＯと基準電圧ＲＥＦが、誤差増幅器４０によって比較され、その比較結果によって駆動用のＮＰＮ３５のコレクタ電流が制御される。ＮＰＮ３５のコレクタ電流は電圧制御用のＰＮＰ３３のベース電流を制御し、出力電圧ＶＯが基準電圧ＲＥＦに比例した電圧となるようにフィードバック制御される。これにより、出力電圧ＶＯは、出力端子３２に接続される負荷の変動や入力電圧ＶＩの変動に対して一定の電圧を保持することができる。

特開平５−２５００４８号公報特開２００６−１２７０９３号公報特開２００６−２０２１４６号公報

しかしながら、図２（ａ）の電圧制御回路では、ツェナーダイオード２６に流れるツェナー電流は、出力端子２２側から抵抗２７を通して流れるものだけではなく、入力端子２１側から抵抗２４とＮＰＮ２５を介して流れるものとの合計となっている。従って、入力電圧ＶＩが一定であれば、ツェナー電流もほぼ一定となって安定した出力電圧ＶＯが得られるが、この入力電圧ＶＩが変動すると、ツェナー電流も変動してツェナー電圧が変動する。このため、出力電圧ＶＯは、入力電圧ＶＩの変動の影響を受けるという課題があった。

一方、図２（ｂ）の電圧制御回路では、入力電圧ＶＩや負荷電流の変動によらず、安定した出力電圧ＶＯが得られるが、誤差増幅器４０や基準電圧ＲＥＦを生成するための回路が必要となって回路規模が大きくなるという課題があった。また、誤差増幅器４０の電源は、入力電圧ＶＩから供給されるので、高い入力電圧ＶＩ（例えば、２４Ｖ）で使用する場合、高電圧対応の誤差増幅器４０が必要となるという課題があった。

本発明は、簡素化した回路構成で、入力電圧と負荷電流の変動に対して一定の直流電圧を出力することができる電圧制御回路を提供することを目的としている。

本発明の電圧制御回路は、入力電圧が与えられる入力端子にコレクタが接続され、制御された電圧が出力される出力端子にエミッタが接続され、第１ノードにベースが接続された第１トランジスタと、前記入力端子と前記第１ノードの間に接続された第１抵抗と、前記第１ノードと第２ノードの間に接続された第２抵抗と、前記第２ノードにコレクタが接続され、第３ノードにエミッタが接続された第２トランジスタと、前記第３ノードと第４ノードの間に順方向にダイオード接続された第３トランジスタと、前記第４ノードと接地電位の間に接続された第３抵抗と、前記出力端子と前記第２トランジスタのベースの間に接続された第４抵抗と、前記第２トランジスタのベースと接地電位の間に接続された第５抵抗と、前記第１ノードと接地電位の間に接続され、前記第２ノードの電位によって導通状態が制御される第４トランジスタとを備えたことを特徴としている。

本発明では、第１ノードと接地電位の間に直列に接続された第２抵抗、第２トランジスタ、第３トランジスタ及び第３抵抗による直列回路に対して、第４トランジスタを並列に接続し、この第４トランジスタの導通状態を第２ノードの電位で制御するようにしている。第２ノードの電位は、この直列回路に流れる電流によって定まるので、直列回路に流れる電流が増加したときには第４トランジスタのオン抵抗を小さくし、この直列回路に流れる電流が減少したときには第４トランジスタのオン抵抗を大きくするように制御することにより、直列回路に流れる電流の変動を抑制することができる。これにより、入力電圧の変動に拘らず直列回路に流れる電流の値がほぼ一定に保持され、簡素化した回路構成で、一定の出力電圧を出力することができるという効果がある。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示す電圧制御回路の構成図である。
この電圧制御回路は、例えば２４Ｖ等の比較的高い主電源で動作する電子装置において、５Ｖ等の電源で動作する論理回路等に安定した低電圧を供給するための電源回路である。

この電圧制御回路は、主電源である入力電圧ＶＩが与えられる入力端子１にコレクタが接続され、安定した低電圧である出力電圧ＶＯが出力される出力端子２にエミッタが接続されたＮＰＮ３を有している。ＮＰＮ３のベースはノードＮ１に接続され、このノードＮ１と入力端子１の間に抵抗４が接続されている。ノードＮ１には、更に抵抗５の一端が接続され、この抵抗５の他端がノードＮ２に接続されている。また、ノードＮ２にはＮＰＮ６のコレクタが接続され、このＮＰＮ６のエミッタがノードＮ３に接続されている。更に、ノードＮ３には順方向にダイオード接続されたＮＰＮ７のコレクタとベースが接続され、このＮＰＮ７のエミッタがノードＮ４に接続されている。そして、ノードＮ４が、抵抗８を介して接地電位ＧＮＤに接続されている。

出力端子２と接地電位ＧＮＤの間には、抵抗９，１０による分圧器が接続され、この分圧器で分圧された電圧ＶＤがＮＰＮ６のベースに与えられるようになっている。また、ノードＮ１とＮＰＮ６のベースの間には、発振を防止するためのキャパシタ１１と抵抗１２による位相補償回路が接続されている。

更に、ノードＮ１にはＰチャネルＭＯＳトランジスタ(以下、「ＰＭＯＳ」という)１３のソースが接続され、このＰＭＯＳ１３のドレインは接地電位ＧＮＤに、ゲートはノードＮ２にそれぞれ接続されている。

次に動作を説明する。
この電圧制御回路において、入力端子１に入力される電圧をＶＩ、出力端子２から出力される電圧をＶＯとし、抵抗４の抵抗値をＲ４、この抵抗４に流れる電流をＩｃとすると、
電流Ｉｃは次の（１）式で表される。
Ｉｃ＝｛ＶＩ−（ＶＯ＋Ｖｆ）｝／Ｒ４・・（１）
ここで、ＶｆはＮＰＮ３のベース・エミッタ間電圧である。

また、抵抗５に流れる電流をＩ０、ＰＭＯＳ１３に流れる電流をＩｐとし、ＮＰＮ３，６のベース電流を無視すると、Ｉｃ，Ｉ０，Ｉｐの間には次の（２）式の関係が成り立つ。
Ｉｃ＝Ｉ０＋Ｉｐ・・（２）

ＰＭＯＳ１３に流れる電流Ｉｐは、一般的に次の（３）式で表される。
Ｉｐ＝Ｋ（Ｖｇｓ−Ｖｔ）^２・・（３）

ここで、Ｋは定数、ＶｇｓはＰＭＯＳ１３のゲート・ソース間電圧、Ｖｔは閾値電圧である。Ｖｇｓは抵抗５の端子間電圧となっているので、この抵抗５の抵抗値をＲ５とすれば、Ｖｇｓ＝Ｒ５×Ｉ０である。従って、（３）式は次の（４）式のようになる。
Ｉｐ＝Ｋ（Ｒ５×Ｉ０−Ｖｔ）^２・・（４）

一方、ＮＰＮ６のベースに与えられる電圧ＶＤは、出力電圧ＶＯを抵抗９，１０で分圧したものであるので、これらの抵抗９，１０の抵抗値をＲ９，Ｒ１０とすると、次の（５）式のようになる。
ＶＤ＝ＶＯ×Ｒ１０／（Ｒ９＋Ｒ１０）・・（５）

更に、この電圧ＶＤは、ＮＰＮ６，７のベース・エミッタ間電圧と抵抗８に生じる電圧の和に等しいので、この抵抗８の抵抗値をＲ８とすれば、次の（６）式となる。
ＶＤ＝２×Ｖｆ＋Ｒ８×Ｉ０・・（６）

従って、（１）〜（６）式に基づいて抵抗値Ｒ４，Ｒ５，Ｒ８〜Ｒ１０を適切に設定することにより、入力電圧ＶＩに応じて所望の出力電圧ＶＯを出力するように構成することができる。

次に、この電圧制御回路において、負荷電流、入力電圧及び温度が変動した場合の出力電圧ＶＯの変化について説明する。

（Ａ）負荷電流の変動
この電圧制御回路で、例えば負荷電流の増加によって出力電圧ＶＯが低下すると、（５）式に示すように、この出力電圧ＶＯを分圧した電圧ＶＤも低下する。これにより、ＮＰＮ６のベース電位が低下し、このＮＰＮ６に流れる電流Ｉ０が減少する。これに伴い、抵抗４に流れる電流Ｉｃも減少し、ＮＰＮ３のベース電位が上昇する。これに応じてＮＰＮ３のエミッタ電流が増加し、出力電圧ＶＯは上昇し、所定の出力電圧ＶＯとなるように制御される。

一方、負荷電流の減少によって出力電圧ＶＯが上昇すると、電圧ＶＤも上昇してＮＰＮ６のベース電位が上昇し、このＮＰＮ６に流れる電流Ｉ０が増加する。これに伴い、抵抗４に流れる電流Ｉｃも増加し、ＮＰＮ３のベース電位が低下してこのＮＰＮ３のエミッタ電流が減少する。従って、出力電圧ＶＯは低下し、所定の出力電圧ＶＯとなるように制御される。

（Ｂ）入力電圧の変動
所定の入力電圧ＶＩに応じて所望の出力電圧ＶＯが得られている状態において、入力電圧ＶＩが上昇すると、（１）式で表されるように抵抗４に流れる電流Ｉｃが増加する。電流Ｉｃは、抵抗５に流れる電流Ｉ０とＰＭＯＳ１３に流れる電流Ｉｐに分流する。ここで、入力電圧ＶＩの上昇によって抵抗５に流れる電流Ｉ０が増加すると、ＰＭＯＳ１３のゲート・ソース間電圧Ｖｇｓが増加し、ＰＭＯＳ１３のオン抵抗が減少する。これにより、ＰＭＯＳ１３に流れる電流Ｉｐが増加し、電流Ｉ０の変動（増加）が抑えられる。

一方、入力電圧ＶＩが低下したときには、抵抗４に流れる電流Ｉｃが減少する。電流Ｉｃの減少で抵抗５に流れる電流Ｉ０が減少すると、ＰＭＯＳ１３のゲート・ソース間電圧Ｖｇｓが減少し、ＰＭＯＳ１３のオン抵抗が増加する。これにより、ＰＭＯＳ１３に流れる電流Ｉｐが減少し、電流Ｉ０の変動（減少）が抑えられる。

このように、電流Ｉ０の経路（抵抗５、ＮＰＮ６，７、及び抵抗８）と並列に接続されたＰＭＯＳ１３により、入力電圧ＶＩの変動に伴う電流Ｉｃの変動分が吸収されるので、電流Ｉ０の変動が抑えられ、出力電圧ＶＯの変動も抑制される。

（Ｃ）温度の変動
一般的に、バイポーラトランジスタは温度が上昇すると逆飽和電流が増加してベース・エミッタ間電圧Ｖｆが減少する。一方、抵抗器は温度が上昇すると抵抗値が増加する。

この電圧制御回路の周囲温度が上昇すると、ＮＰＮ６，７のベース・エミッタ間電圧Ｖｆが減少し、同時に抵抗８の抵抗値Ｒ８が増加してこの抵抗８による電圧降下が増加する。一方、周囲温度が低下すると、ＮＰＮ６，７のベース・エミッタ間電圧Ｖｆが増加し、同時に抵抗８の抵抗値Ｒ８が減少してこの抵抗８による電圧降下が減少する。

従って、ベース・エミッタ間電圧Ｖｆの負の温度係数と、抵抗８による電圧降下の正の温度特性が打ち消し合い、電圧ＶＤの温度変動が抑制されて電流Ｉ０の変動が抑えられ、出力電圧ＶＯの変動も抑制される。特に、温度係数が０となるように、ダイオード接続されたＮＰＮ７の直列接続個数と抵抗８の抵抗値Ｒ８を設定することにより、温度の変動に影響されない出力電圧ＶＯを得ることができる。

以上のように、この実施例１の電圧制御回路は、電流Ｉ０の経路（抵抗５、ＮＰＮ６，７、及び抵抗８）と並列にＰＭＯＳ１３を接続し、このＰＭＯＳ１３に流れる電流Ｉｐを電流Ｉ０の大きさによって制御するようにしている。このような構成により、電流Ｉ０が増加するときには、その増加分の大半を電流ＩｐとしてＰＭＯＳ１３に分流させ、電流Ｉ０が減少するときには、その減少分を電流Ｉｐから電流Ｉ０側に回すようすることができる。従って、入力電圧ＶＩの変動に拘らず電流Ｉ０の値がほぼ一定に保持され、簡素化した回路構成で、一定の出力電圧ＶＯを出力することができるという利点がある。

更に、相補的な温度特性を有するＮＰＮ６，７と抵抗８を直列に接続して制御用の電圧ＶＤを生成しているので、周囲温度に影響されない一定の出力電圧ＶＯが得られるという利点がある。

図３は、本発明の実施例２を示す電圧制御回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

この電圧制御回路は、図１中のＰＭＯＳ１３に代えてＰＮＰ型トランジスタ(以下、「ＰＮＰ」という)１４を用いたもので、このＰＮＰ１４のエミッタがノードＮ１に、コレクタが接地電位ＧＮＤに、ベースがノードＮ２にそれぞれ接続されている。その他の構成は、図１と同様である。

この電圧制御回路の動作は、基本的には図１と同様である。但し、この実施例２では、図１中のＰＭＯＳ１３に代えてバイポーラトランジスタであるＰＮＰ１４を用いているので、実施例１の回路に比べて、出力電圧ＶＯに対する変動抑制の感度を上げると共に、温度特性を向上することができるという利点がある。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）入力電圧ＶＩ及び出力電圧ＶＯが正の場合の回路構成を示したが、入力電圧ＶＩ及び出力電圧ＶＯが負の場合には、トランジスタの導電型を逆にする（例えば、ＮＰＮに代えてＰＮＰを用いる）ことにより、同様に構成することができる。
（ｂ）ダイオード接続されたＮＰＮ７は１個に限定されず、所望の出力電圧ＶＯに応じて複数個直列に接続して構成することもできる。
（ｃ）キャパシタ１１と抵抗１２による発振防止用の位相補償回路は、必要に応じて接続すればよい。

本発明の実施例１を示す電圧制御回路の構成図である。従来の電圧制御回路の構成図である。本発明の実施例２を示す電圧制御回路の構成図である。

符号の説明

１入力端子
２出力端子
３，６，７ＮＰＮ
４，５，８〜１０，１２抵抗
１１キャパシタ
１３ＰＭＯＳ
１４ＰＮＰ

Claims

入力電圧が与えられる入力端子にコレクタが接続され、制御された電圧が出力される出力端子にエミッタが接続され、第１ノードにベースが接続された第１トランジスタと、
前記入力端子と前記第１ノードの間に接続された第１抵抗と、
前記第１ノードと第２ノードの間に接続された第２抵抗と、
前記第２ノードにコレクタが接続され、第３ノードにエミッタが接続された第２トランジスタと、
前記第３ノードと第４ノードの間に順方向にダイオード接続された第３トランジスタと、
前記第４ノードと接地電位の間に接続された第３抵抗と、
前記出力端子と前記第２トランジスタのベースの間に接続された第４抵抗と、
前記第２トランジスタのベースと接地電位の間に接続された第５抵抗と、
前記第１ノードと接地電位の間に接続され、前記第２ノードの電位によって導通状態が制御される第４トランジスタとを、
備えたことを特徴とする電圧制御回路。
前記第４トランジスタは、前記第１ノードにソースが接続され、前記第２ノードにゲートが接続され、ドレインが接地電位に接続されたＭＯＳトランジスタであることを特徴とする請求項１記載の電圧制御回路。
前記第４トランジスタは、前記第１ノードにエミッタが接続され、前記第２ノードにベースが接続され、コレクタが接地電位に接続されたバイポーラトランジスタであることを特徴とする請求項１記載の電圧制御回路。
前記第３トランジスタは、順方向にダイオード接続されたバイポーラトランジスタを複数個直列に接続して構成したことを特徴とする請求項１、２または３記載の電圧制御回路。