JP4205695B2 - 電流制限回路及びボルテージレギュレータ - Google Patents

Description

本発明は、半導体装置に関し、特に、負荷電流を制御する制御トランジスタのベース電流を制限する電流制限回路、及び負荷に供給される出力電圧を一定に保持する定電圧電源であるボルテージレギュレータに関する。

図９は、従来の電流制限回路を説明するための回路図である。

従来この種の電流制限回路としては、例えば、特開平５−２１１７１７号公報（発明の名称：電流制限回路、出願人：ミツミ電機株式会社、出願日：１９９２年１月３０日、図９，１０参照）に示すようなものがある。

すなわち、図９に示すように、制御用ｐｎｐトランジスタＡＱ1のベース電流と負荷電流ＡＲLとの差をトランジスタＡＱ6，ＡＱ7及びオペアンプＡ2により検出する出力電圧検出回路４と、出力電圧検出回路４により検出された検出信号に応じてトランジスタＡＱ4を制御することにより、制御用ｐｎｐトランジスタＡＱ1のベース電流を制限する電流制限回路３とを中心にして構成されていた。

出力電圧検出回路４は、電源１（入力電圧Ｖi）に接続され、定電流源ＯＣ1、ツェナーダイオードＤ1、抵抗ＡＲ1，ＡＲ2、差動増幅回路を構成するオペアンプＡ1，ｎｐｎトランジスタＡＱ4より構成されていた。

このような回路構成の出力電圧検出回路４においては、定電流源ＯＣ1及びツェナーダイオードＤ1により基準電圧が生成されてオペアンプＡ1の反転入力端子に入力される。また、出力電圧Ｖoutut、抵抗ＡＲ1，ＡＲ2により減衰してきた検出信号がオペアンプＡ1の非反転入力端子に入力される。

オペアンプＡ1は、基準電圧と検出電圧との差に応じた信号を出力し、トランジスタＡＱ4のベースに供給する。トランジスタＡＱ4のエミッタは、トランジスタＡＱ2のベースに接続され、トランジスタＡＱ2のエミッタは、マルチコレクタートランジスタＡＡＱ1（制御用ｐｎｐトランジスタＡＱ1）のベースに接続されている。

電流制限回路３は、電源１（入力電圧Ｖi）に接続され、電流検出用ｐｎｐトランジスタＡＱ2、コンパレータを構成するオペアンプＡ2、制御用ｐｎｐトランジスタＡＱ1、定電流源ＯＣ2から構成されている。ｎｐｎトランジスタＡＱ6，ＡＱ７はダイオード接続され、各々のコレクタが結線された状態でオペアンプＡ2の非反転入力端子に接続されている。このような回路構成において、ｐｎｐトランジスタＡＱ2が出力電圧検出回路４から供給される信号に応じて制御用ｐｎｐトランジスタＡＱ1のベース電流を制御していた。
特開平５−２１１７１７号公報

図１０は、図９の制御トランジスタのベースに発生するベース増加電流を説明するためのグラフである。

しかしながら、このような従来の電流制限回路では、入力電圧Ｖiが低い低入力電圧時に制御用ｐｎｐトランジスタＡＱ1のコレクター−エミッタ間の電位差ＶCEが低くなってしまうことに起因して制御用ｐｎｐトランジスタＡＱ1の直流電流増幅率が低下してしまい、十分な負荷電流ＡＩL（コレクター電流）を負荷ＡＲLに供給できずない状況が発生していた。従来の電流制限回路では、このような制御用ｐｎｐトランジスタＡＱ1の直流電流増幅率が低下に起因する負荷電流ＡＩL（コレクター電流）の供給能力の低下を回避するために、制御用ｐｎｐトランジスタＡＱ1のベース電流ＩBを増加させるような補償制御を実行していた。この様な補償制御を実行する場合、ベース電流ＩBは図１０に示すように三角波状の特性（ベース増加電流と呼ばれている）を示してしまう結果、消費電力の増加を引き起こしてしまい電源１の負担が増加してしまうという問題点があった。特に、電源１としてバッテリーを用いる場合、補償制御に必要な消費電流をバッテリーから取り出すためバッテリーの消耗を早めてしまうという問題点があった。

本発明は、このような従来の問題点を解決することを課題としており、第１に、負荷電流を制御する制御トランジスタのベース電流を制限する電流制限回路において、制御トランジスタのコレクター−エミッタ間の電位差を監視し、コレクター−エミッタ間の電位差が所定電圧以下になっている低入力電圧期間内において制御トランジスタを流れるベース電流を継続的に制限し制御トランジスタの直流電流増幅率の低下を制限し制御トランジスタのコレクター−エミッタ間の電位差を一定以上に保持して制御トランジスタのベースに発生するベース増加電流の発生を制限する回路構成により、電源からの入力電圧と出力電圧との電圧差が小さい低入力電圧時であっても、制御トランジスタのコレクター−エミッタ間の電位差が低くなってしまうことを回避し、制御トランジスタの直流電流増幅率の低下を回避して十分な負荷電流を負荷に供給できる電流制限回路を提供することを目的としている。

更に、制御トランジスタの直流電流増幅率の低下を回避できる結果、負荷電流の供給能力の低下を回避できるようになり、かつ、制御トランジスタのベース電流を増加させるような補償制御が不要となり、ベース電流におけるベース増加電流の発生を回避でき、これにより、ベース増加電流の発生に起因する消費電力の増加を回避でき、ベース増加電流に起因する電源の負担の増加を回避できる電流制限回路を提供することを目的としている。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を回避してバッテリーの長寿命化を図ることができる電流制限回路を提供することを目的としている。

第２に、負荷に供給される出力電圧を一定に保持する定電圧電源であるボルテージレギュレータにおいて、電流を与えられた際に電流の大きさに応じた出力電圧を生成する出力電圧設定用抵抗網と、出力電圧設定用抵抗網に制御電流を与えて出力電圧設定用抵抗網の出力ノードの電圧及び負荷に供給される出力電圧を一定電圧値に制御するための制御トランジスタと、制御トランジスタのベース電流を制限する電流制限回路と、第１電流源を用いて基準電圧を生成する基準電源と、基準電源からの基準電圧と出力ノード電圧との電圧差を検出して電圧差に基づく誤差信号を生成すると共に、誤差信号を制御トランジスタにフィードバックして負荷に供給される出力電圧を一定に保持する定電圧制御を促すフィードバックループを備えた誤差増幅器と、誤差増幅器から出力される誤差信号または第３ＭＯＳＦＥＴから出力されるベース電流の制限にかかる制御信号を選択的に制御トランジスタのベースに伝達する第４ＭＯＳＦＥＴとを設け、第４ＭＯＳＦＥＴが低入力電圧期間に第３ＭＯＳＦＥＴから出力される制御信号を選択して制御トランジスタに伝達して制御トランジスタにおけるベース電流の制限制御を促し低入力電圧期間以外に誤差増幅器からの誤差信号を選択して制御トランジスタに伝達して制御トランジスタにおける定電圧制御を促す回路構成をにより、電源からの入力電圧と出力電圧との電圧差が小さい低入力電圧時であっても、制御トランジスタを流れるベース電流を継続的に制限し制御トランジスタの直流電流増幅率の低下を制限し制御トランジスタのコレクター−エミッタ間の電位差を一定以上に保持して制御トランジスタのベースに発生するベース増加電流の発生を制限し、その結果、制御トランジスタのコレクター−エミッタ間の電位差が低くなってしまうことを回避し、制御トランジスタの直流電流増幅率の低下を回避して十分な負荷電流を負荷に供給できるボルテージレギュレータを提供することを目的としている。

更に、制御トランジスタの直流電流増幅率の低下を回避できる結果、負荷電流の供給能力の低下を回避できるようになり、かつ、制御トランジスタのベース電流を増加させるような補償制御が不要となり、ベース電流におけるベース増加電流の発生を回避でき、これにより、ベース増加電流の発生に起因する消費電力の増加を回避でき、ベース増加電流に起因する電源の負担の増加を回避できる電流制限回路を提供することを目的としている。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を回避してバッテリーの長寿命化を図ることができるボルテージレギュレータを提供することを目的としている。

請求項１に記載の発明は、負荷電流を制御する制御トランジスタＱ1 のベース電流ＩB を制限する電流制限回路において、前記制御トランジスタＱ1 のコレクター−エミッタ間電位差ＶCEを監視し、コレクター−エミッタ間電位差ＶCEが所定電圧以下になった低入力電圧時に当該制御トランジスタＱ1 を流れるベース電流ＩB を制限する回路構成を有し、前記制御トランジスタのエミッタが入力電圧に接続されコレクターが出力電圧に接続されて負荷電流を負荷に供給し、当該入力電圧と当該出力電圧との電位差を監視して前記ベース電流を制限する回路構成を有し、前記制御トランジスタに印加される前記入力電圧を監視し当該監視中の入力電圧が所定の閾値電圧以上である低入力電圧期間に活性化され、当該活性化時の入力電圧を次段に伝達する第１ＭＯＳＦＥＴと、前記制御トランジスタのエミッタに入力される入力電圧と第１ＭＯＯＳＦＥＴのゲート閾値との差により活性化されて前記出力電圧を検出し、当該検出した出力電圧を次段に伝達する第２ＭＯＳＦＥＴと、前記出力電圧と第２ＭＯＯＳＦＥＴのゲート閾値との差により活性化される第３ＭＯＳＦＥＴとを有することを特徴とする電流制限回路１０である。

請求項１に記載の発明によれば、コレクター−エミッタ間電位差ＶCEが小さい低入力電圧時であっても、制御トランジスタＱ1 のベース電流ＩB を増加させるような従来の補償制御を用いることなく制御トランジスタＱ1 のベース電流ＩB におけるベース電流増加現象の発生を低入力電圧時の任意のタイミングで回避できるようになる。これにより、ベース電流ＩB におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧時の任意のタイミングで回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧時の任意のタイミングで回避できるようになるといった効果を奏する。特に、電源としてバッテリー２２を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧時の任意のタイミングで回避してバッテリー２２の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。また、例えば段落［０１２６］、［０１７１］に詳述するように、ＭＯＳＦＥＴＭ4 により、低入力電圧でも十分な負荷電流を負荷に供給できる。

請求項２に記載の発明は、負荷電流を制御する制御トランジスタＱ1 のベース電流ＩB を制限する電流制限回路において、前記制御トランジスタＱ1 のコレクター−エミッタ間電位差ＶCEを監視し、コレクター−エミッタ間電位差ＶCEが所定電圧以下になっている低入力電圧期間内において当該制御トランジスタＱ1 を流れるベース電流ＩB を継続的に制限する回路構成を有し、前記制御トランジスタのエミッタが入力電圧に接続されコレクターが出力電圧に接続されて負荷電流を負荷に供給し、当該入力電圧と当該出力電圧との電位差を監視して前記ベース電流を制限する回路構成を有し、前記制御トランジスタに印加される前記入力電圧を監視し当該監視中の入力電圧が所定の閾値電圧以上である低入力電圧期間に活性化され、当該活性化時の入力電圧を次段に伝達する第１ＭＯＳＦＥＴと、前記制御トランジスタのエミッタに入力される入力電圧と第１ＭＯＯＳＦＥＴのゲート閾値との差により活性化されて前記出力電圧を検出し、当該検出した出力電圧を次段に伝達する第２ＭＯＳＦＥＴと、前記出力電圧と第２ＭＯＯＳＦＥＴのゲート閾値との差により活性化される第３ＭＯＳＦＥＴとを有することを特徴とする電流制限回路１０である。

請求項２に記載の発明によれば、コレクター−エミッタ間電位差ＶCEが小さい低入力電圧期間内であっても、制御トランジスタＱ1 のコレクター−エミッタ間電位差ＶCEが低くなってしまうことを継続的に回避し、コレクター−エミッタ間電位差ＶCEに起因して発生する制御トランジスタＱ1 の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷２４に供給できるようになるといった効果を奏する。また、ＭＯＳＦＥＴＭ4 により、低入力電圧でも十分な負荷電流を負荷に供給できる。

更に、この様に、コレクター−エミッタ間電位差ＶCEに起因して発生する制御トランジスタＱ1の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタＱ1のベース電流ＩBを増加させるような従来の補償制御を用いることなく制御トランジスタＱ1のベース電流ＩBにおけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流ＩBにおけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー２２を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー２２の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。

請求項３に記載の発明は、負荷電流を制御する制御トランジスタＱ1 のベース電流ＩB を制限する電流制限回路において、前記制御トランジスタＱ1 のコレクター−エミッタ間電位差ＶCEを監視し、コレクター−エミッタ間電位差ＶCEが所定電圧以下になった低入力電圧時に当該制御トランジスタＱ1 の直流電流増幅率ｈFEの低下を制限する回路構成を有し、前記制御トランジスタのエミッタが入力電圧に接続されコレクターが出力電圧に接続されて負荷電流を負荷に供給し、当該入力電圧と当該出力電圧との電位差を監視して前記直流電流増幅率の低下を制限する回路構成を有し、前記制御トランジスタに印加される前記入力電圧を監視し当該監視中の入力電圧が所定の閾値電圧以上である低入力電圧期間に活性化され、当該活性化時の入力電圧を次段に伝達する第１ＭＯＳＦＥＴと、前記制御トランジスタのエミッタに入力される入力電圧と第１ＭＯＯＳＦＥＴのゲート閾値との差により活性化されて前記出力電圧を検出し、当該検出した出力電圧を次段に伝達する第２ＭＯＳＦＥＴと、前記出力電圧と第２ＭＯＯＳＦＥＴのゲート閾値との差により活性化される第３ＭＯＳＦＥＴとを有することを特徴とする電流制限回路１０である。

請求項３に記載の発明によれば、コレクター−エミッタ間電位差ＶCEが小さい低入力電圧時であっても、制御トランジスタＱ1 の直流電流増幅率ｈFEの低下を制限でき、直流電流増幅率ｈFEの低下を一因として生起されるベース電流増加現象の発生を低入力電圧時の任意のタイミングで回避できるようになる。これにより、ベース電流ＩB におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧時の任意のタイミングで回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧時の任意のタイミングで回避できるようになるといった効果を奏する。特に、電源としてバッテリー２２を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧時の任意のタイミングで回避してバッテリー２２の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。また、ＭＯＳＦＥＴＭ4 により、低入力電圧でも十分な負荷電流を負荷に供給できる。

請求項４に記載の発明は、負荷電流を制御する制御トランジスタＱ1 のベース電流ＩB を制限する電流制限回路において、前記制御トランジスタＱ1 のコレクター−エミッタ間電位差ＶCEを監視し、コレクター−エミッタ間電位差ＶCEが所定電圧以下になっている低入力電圧期間内において当該制御トランジスタＱ1 の直流電流増幅率ｈFEの低下を継続的に制限する回路構成を有し、前記制御トランジスタのエミッタが入力電圧に接続されコレクターが出力電圧に接続されて負荷電流を負荷に供給し、当該入力電圧と当該出力電圧との電位差を監視して前記直流電流増幅率の低下を制限する回路構成を有し、前記制御トランジスタに印加される前記入力電圧を監視し当該監視中の入力電圧が所定の閾値電圧以上である低入力電圧期間に活性化され、当該活性化時の入力電圧を次段に伝達する第１ＭＯＳＦＥＴと、前記制御トランジスタのエミッタに入力される入力電圧と第１ＭＯＯＳＦＥＴのゲート閾値との差により活性化されて前記出力電圧を検出し、当該検出した出力電圧を次段に伝達する第２ＭＯＳＦＥＴと、前記出力電圧と第２ＭＯＯＳＦＥＴのゲート閾値との差により活性化される第３ＭＯＳＦＥＴとを有することを特徴とする電流制限回路１０である。

請求項４に記載の発明によれば、コレクター−エミッタ間電位差ＶCEが小さい低入力電圧期間内であっても、制御トランジスタＱ1 の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷２４に供給できるようになるといった効果を奏する。また、ＭＯＳＦＥＴＭ4 により、低入力電圧でも十分な負荷電流を負荷に供給できる。

更に、この様に、コレクター−エミッタ間電位差ＶCEに起因して発生する制御トランジスタＱ1の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタＱ1のベース電流ＩBを増加させるような従来の補償制御を用いることなく制御トランジスタＱ1のベース電流ＩBにおけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流ＩBにおけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー２２を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー２２の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。

請求項５に記載の発明は、負荷電流を制御する制御トランジスタＱ1 のベース電流ＩB を制限する電流制限回路において、前記制御トランジスタＱ1 のコレクター−エミッタ間電位差ＶCEを監視し、コレクター−エミッタ間電位差ＶCEが所定電圧以下になった低入力電圧時に当該制御トランジスタＱ1 のコレクター−エミッタ間電位差ＶCEの減少に起因して発生する直流電流増幅率ｈFEの低下を制限する回路構成を有し、前記制御トランジスタのエミッタが入力電圧に接続されコレクターが出力電圧に接続されて負荷電流を負荷に供給し、当該入力電圧と当該出力電圧との電位差を監視して前記直流電流増幅率の低下を制限する回路構成を有し、前記制御トランジスタに印加される前記入力電圧を監視し当該監視中の入力電圧が所定の閾値電圧以上である低入力電圧期間に活性化され、当該活性化時の入力電圧を次段に伝達する第１ＭＯＳＦＥＴと、前記制御トランジスタのエミッタに入力される入力電圧と第１ＭＯＯＳＦＥＴのゲート閾値との差により活性化されて前記出力電圧を検出し、当該検出した出力電圧を次段に伝達する第２ＭＯＳＦＥＴと、前記出力電圧と第２ＭＯＯＳＦＥＴのゲート閾値との差により活性化される第３ＭＯＳＦＥＴとを有することを特徴とする電流制限回路１０である。

請求項５に記載の発明によれば、コレクター−エミッタ間電位差ＶCEが所定電圧以下になった低入力電圧時であっても、直流電流増幅率ｈFEの低下を制限してベース電流ＩB におけるベース電流増加現象の発生を低入力電圧時の任意のタイミングで回避できるようになる。これにより、ベース電流ＩB におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧時の任意のタイミングで回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧時の任意のタイミングで回避できるようになるといった効果を奏する。特に、電源としてバッテリー２２を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧時の任意のタイミングで回避してバッテリー２２の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。また、ＭＯＳＦＥＴＭ4 により、低入力電圧でも十分な負荷電流を負荷に供給できる。

請求項６に記載の発明は、負荷電流を制御する制御トランジスタＱ1 のベース電流ＩB を制限する電流制限回路において、前記制御トランジスタＱ1 のコレクター−エミッタ間電位差ＶCEを監視し、コレクター−エミッタ間電位差ＶCEが所定電圧以下になっている低入力電圧期間内に当該制御トランジスタＱ1 のコレクター−エミッタ間電位差ＶCEの減少に起因して発生する直流電流増幅率ｈFEの低下を継続的に制限する回路構成を有し、前記制御トランジスタのエミッタが入力電圧に接続されコレクターが出力電圧に接続されて負荷電流を負荷に供給し、当該入力電圧と当該出力電圧との電位差を監視して前記直流電流増幅率の低下を制限する回路構成を有し、前記制御トランジスタに印加される前記入力電圧を監視し当該監視中の入力電圧が所定の閾値電圧以上である低入力電圧期間に活性化され、当該活性化時の入力電圧を次段に伝達する第１ＭＯＳＦＥＴと、前記制御トランジスタのエミッタに入力される入力電圧と第１ＭＯＯＳＦＥＴのゲート閾値との差により活性化されて前記出力電圧を検出し、当該検出した出力電圧を次段に伝達する第２ＭＯＳＦＥＴと、前記出力電圧と第２ＭＯＯＳＦＥＴのゲート閾値との差により活性化される第３ＭＯＳＦＥＴとを有することを特徴とする電流制限回路１０である。

請求項６に記載の発明によれば、コレクター−エミッタ間電位差ＶCEが所定電圧以下になっている低入力電圧期間内であっても、制御トランジスタＱ1 のコレクター−エミッタ間電位差ＶCEが低くなってしまうことを継続的に回避し、コレクター−エミッタ間電位差ＶCEに起因して発生する制御トランジスタＱ1 の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷２４に供給できるようになるといった効果を奏する。また、ＭＯＳＦＥＴＭ4 により、低入力電圧でも十分な負荷電流を負荷に供給できる。

更に、この様に、コレクター−エミッタ間電位差ＶCEに起因して発生する制御トランジスタＱ1の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタＱ1のベース電流ＩBを増加させるような従来の補償制御を用いることなく制御トランジスタＱ1のベース電流ＩBにおけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流ＩBにおけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー２２を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー２２の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。

請求項７に記載の発明は、負荷電流を制御する制御トランジスタＱ1 のベース電流ＩB を制限する電流制限回路において、前記制御トランジスタＱ1 のコレクター−エミッタ間電位差ＶCEを監視し、コレクター−エミッタ間電位差ＶCEが所定電圧以下になった低入力電圧時に当該制御トランジスタＱ1 のコレクター−エミッタ間電位差ＶCEを一定以上に保持する回路構成を有し、前記制御トランジスタのエミッタが入力電圧に接続されコレクターが出力電圧に接続されて負荷電流を負荷に供給し、当該入力電圧と当該出力電圧との電位差を監視して前記コレクター−エミッタ間の電位差の保持を行う回路構成を有し、前記制御トランジスタに印加される前記入力電圧を監視し当該監視中の入力電圧が所定の閾値電圧以上である低入力電圧期間に活性化され、当該活性化時の入力電圧を次段に伝達する第１ＭＯＳＦＥＴと、前記制御トランジスタのエミッタに入力される入力電圧と第１ＭＯＯＳＦＥＴのゲート閾値との差により活性化されて前記出力電圧を検出し、当該検出した出力電圧を次段に伝達する第２ＭＯＳＦＥＴと、前記出力電圧と第２ＭＯＯＳＦＥＴのゲート閾値との差により活性化される第３ＭＯＳＦＥＴとを有することを特徴とする電流制限回路１０である。

請求項７に記載の発明によれば、コレクター−エミッタ間電位差ＶCEが所定電圧以下になった低入力電圧時であっても、コレクター−エミッタ間電位差ＶCEを一定以上に保持して制御トランジスタＱ1 の直流電流増幅率ｈFEの低下を低入力電圧時の任意のタイミングで回避し、直流電流増幅率ｈFEの低下を一因として生起されるベース電流ＩB におけるベース電流増加現象の発生を低入力電圧時の任意のタイミングで回避できるようになる。これにより、ベース電流ＩB におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧時の任意のタイミングで回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧時の任意のタイミングで回避できるようになるといった効果を奏する。特に、電源としてバッテリー２２を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧時の任意のタイミングで回避してバッテリー２２の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。また、ＭＯＳＦＥＴＭ4 により、低入力電圧でも十分な負荷電流を負荷に供給できる。

請求項８に記載の発明は、負荷電流を制御する制御トランジスタＱ1 のベース電流ＩB を制限する電流制限回路において、前記制御トランジスタＱ1 のコレクター−エミッタ間電位差ＶCEを監視し、コレクター−エミッタ間電位差ＶCEが所定電圧以下になっている低入力電圧期間内に当該制御トランジスタＱ1 のコレクター−エミッタ間電位差ＶCEを継続的に一定以上に保持する回路構成を有し、前記制御トランジスタのエミッタが入力電圧に接続されコレクターが出力電圧に接続されて負荷電流を負荷に供給し、当該入力電圧と当該出力電圧との電位差を監視して前記コレクター−エミッタ間の電位差の保持を行う回路構成を有し、前記制御トランジスタに印加される前記入力電圧を監視し当該監視中の入力電圧が所定の閾値電圧以上である低入力電圧期間に活性化され、当該活性化時の入力電圧を次段に伝達する第１ＭＯＳＦＥＴと、前記制御トランジスタのエミッタに入力される入力電圧と第１ＭＯＯＳＦＥＴのゲート閾値との差により活性化されて前記出力電圧を検出し、当該検出した出力電圧を次段に伝達する第２ＭＯＳＦＥＴと、前記出力電圧と第２ＭＯＯＳＦＥＴのゲート閾値との差により活性化される第３ＭＯＳＦＥＴとを有することを特徴とする電流制限回路１０である。

請求項８に記載の発明によれば、コレクター−エミッタ間電位差ＶCEが所定電圧以下になっている低入力電圧期間内であっても、コレクター−エミッタ間電位差ＶCEを一定以上に保持して制御トランジスタＱ1 の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避し、直流電流増幅率ｈFEの低下を一因として生起されるベース電流ＩB におけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流ＩB におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー２２を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー２２の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。また、ＭＯＳＦＥＴＭ4 により、低入力電圧でも十分な負荷電流を負荷に供給できる。

請求項７又は８に記載の発明によれば、さらに、入力電圧Ｖiと出力電圧Ｖoututとの電位差が小さい場合であっても、コレクター−エミッタ間電位差ＶCEを一定以上に保持して制御トランジスタＱ1の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避し、直流電流増幅率ｈFEの低下を一因として生起されるベース電流ＩBにおけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流ＩBにおけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー２２を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー２２の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。

請求項９に記載の発明は、負荷電流を制御する制御トランジスタＱ1 のベース電流ＩB を制限する電流制限回路において、前記制御トランジスタＱ1 のコレクター−エミッタ間電位差ＶCEを監視し、コレクター−エミッタ間電位差ＶCEが所定電圧以下になった低入力電圧時に当該制御トランジスタＱ1 のベースに発生するベース電流増加現象の発生を制限する回路構成を有し、前記制御トランジスタのエミッタが入力電圧に接続されコレクターが出力電圧に接続されて負荷電流を負荷に供給し、当該入力電圧と当該出力電圧との電位差を監視して前記ベース増加電流の発生を制限する回路構成を有し、前記制御トランジスタに印加される前記入力電圧を監視し当該監視中の入力電圧が所定の閾値電圧以上である低入力電圧期間に活性化され、当該活性化時の入力電圧を次段に伝達する第１ＭＯＳＦＥＴと、前記制御トランジスタのエミッタに入力される入力電圧と第１ＭＯＯＳＦＥＴのゲート閾値との差により活性化されて前記出力電圧を検出し、当該検出した出力電圧を次段に伝達する第２ＭＯＳＦＥＴと、前記出力電圧と第２ＭＯＯＳＦＥＴのゲート閾値との差により活性化される第３ＭＯＳＦＥＴとを有することを特徴とする電流制限回路１０である。

請求項９に記載の発明によれば、コレクター−エミッタ間電位差ＶCEが所定電圧以下になった低入力電圧時であっても、ベース電流ＩB におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧時の任意のタイミングで回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧時の任意のタイミングで回避できるようになるといった効果を奏する。特に、電源としてバッテリー２２を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧時の任意のタイミングで回避してバッテリー２２の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。また、ＭＯＳＦＥＴＭ4 により、低入力電圧でも十分な負荷電流を負荷に供給できる。

請求項１０に記載の発明は、負荷電流を制御する制御トランジスタＱ1 のベース電流ＩB を制限する電流制限回路において、前記制御トランジスタＱ1 のコレクター−エミッタ間電位差ＶCEを監視し、コレクター−エミッタ間電位差ＶCEが所定電圧以下になっている低入力電圧期間内に当該制御トランジスタＱ1 のベースに発生するベース電流増加現象の発生を継続的に制限する回路構成を有し、前記制御トランジスタのエミッタが入力電圧に接続されコレクターが出力電圧に接続されて負荷電流を負荷に供給し、当該入力電圧と当該出力電圧との電位差を監視して前記ベース増加電流の発生を制限する回路構成を有し、前記制御トランジスタに印加される前記入力電圧を監視し当該監視中の入力電圧が所定の閾値電圧以上である低入力電圧期間に活性化され、当該活性化時の入力電圧を次段に伝達する第１ＭＯＳＦＥＴと、前記制御トランジスタのエミッタに入力される入力電圧と第１ＭＯＯＳＦＥＴのゲート閾値との差により活性化されて前記出力電圧を検出し、当該検出した出力電圧を次段に伝達する第２ＭＯＳＦＥＴと、前記出力電圧と第２ＭＯＯＳＦＥＴのゲート閾値との差により活性化される第３ＭＯＳＦＥＴとを有することを特徴とする電流制限回路１０である。

請求項１０に記載の発明によれば、コレクター−エミッタ間電位差ＶCEが所定電圧以下になった低入力電圧時であっても、ベース電流ＩB におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー２２を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー２２の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。また、ＭＯＳＦＥＴＭ4 により、低入力電圧でも十分な負荷電流を負荷に供給できる。

請求項１１に記載の発明は、請求項９又は１０に記載の電流制限回路１０において、前記ベース増加電流は、前記制御トランジスタＱ1のコレクター−エミッタ間電位差ＶCEの減少に起因するベース電流ＩBである電流制限回路１０である。

請求項１１に記載の発明によれば、請求項９又は１０に記載の効果と同様の効果を奏する。

請求項１２に記載の発明は、請求項１乃至１１に記載の電流制限回路１０において、前記第１ＭＯＳＦＥＴＭ1 は、ｐチャネルＭＯＳＦＥＴであって、ゲートとドレインが接続された状態で第２電流源Ｑ3 及び前記第２ＭＯＳＦＥＴＭ2のゲートに接続されソースが入力電圧Ｖiに接続された回路構成を有し、前記制御トランジスタＱ1に印加される前記入力電圧Ｖiを監視し当該監視中の入力電圧Ｖiがゲート閾値以上である低入力電圧期間に活性化され、当該活性化時の入力電圧Ｖiを前記第２ＭＯＳＦＥＴＭ2のゲートに伝達し、前記第２ＭＯＳＦＥＴＭ2は、ｐチャネルＭＯＳＦＥＴであって、ゲートが前記第１ＭＯＳＦＥＴＭ1のドレインに接続されソースが出力電圧Ｖoututに接続されドレインが第３電流源Ｑ4及び前記第３ＭＯＳＦＥＴＭ3 のゲートに並列に接続された回路構成を有し、前記第１ＭＯＳＦＥＴＭ1からの入力電圧Ｖiがゲート閾値以上である低入力電圧期間に活性化されて第１ＭＯＳＦＥＴＭ1 から伝達された出力電圧Ｖoututを前記第３ＭＯＳＦＥＴＭ3のゲートに伝達し、前記第３ＭＯＳＦＥＴＭ3 は、ｎチャネルＭＯＳＦＥＴであって、ゲートが前記第２ＭＯＳＦＥＴＭ2のドレインに接続されドレインが前記制御トランジスタＱ1のベースに接続され、前記第２ＭＯＳＦＥＴＭ2 の活性化の度合いに応じて活性化される第３ＭＯＳＦＥＴＭ3とを有する電流制限回路１０である。

請求項１２に記載の発明によれば、コレクター−エミッタ間電位差ＶCEが小さい低入力電圧期間内に制御トランジスタＱ1 のコレクター−エミッタ間電位差ＶCEが低くなってしまった場合であっても、第１ＭＯＳＦＥＴＭ1 が制御トランジスタＱ1 に印加される入力電圧Ｖiを監視し、第１ＭＯＳＦＥＴＭ1からの入力電圧Ｖiが第２ＭＯＳＦＥＴＭ2のゲート閾値Ｖthp2以上である低入力電圧期間に第２ＭＯＳＦＥＴＭ2が第１ＭＯＳＦＥＴＭ1から伝達された出力電圧Ｖoututを第３ＭＯＳＦＥＴＭ3のゲートに伝達し、後述する第４ＭＯＳＦＥＴＭ4が制御トランジスタＱ1のベース電流ＩBの制限を行うので、ベース電流ＩBの低下の一因となっている制御トランジスタＱ1 の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷２４に供給できるようになるといった効果を奏する。

更に、この様に、コレクター−エミッタ間電位差ＶCEに起因して発生する制御トランジスタＱ1の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタＱ1のベース電流ＩBを増加させるような従来の補償制御を用いることなく制御トランジスタＱ1のベース電流ＩBにおけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流ＩBにおけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー２２を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー２２の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。

請求項１３に記載の発明は、請求項１２に記載の電流制限回路１０において、前記第２ＭＯＳＦＥＴＭ2がバックバイアス接続され、ｐチャネルＭＯＳＦＥＴのバックゲートが入力電圧Ｖiにバイアスされた回路構成を有する電流制限回路１０である。

請求項１３に記載の発明によれば、請求項１２に記載の効果に加えて、第２ＭＯＳＦＥＴＭ2のバックゲートを入力電圧Ｖiにバイアスすることにより、第２ＭＯＳＦＥＴＭ2のゲート閾値Ｖthp2に外来ノイズが重畳する可能性を低減できるようになり、外来ノイズに起因して第２ＭＯＳＦＥＴＭ2が誤って活性化される現象を回避できるようになる。その結果、第１ＭＯＳＦＥＴＭ1からの入力電圧Ｖiが第２ＭＯＳＦＥＴＭ2のゲート閾値Ｖthp2以上である低入力電圧期間を外来ノイズの影響を受けることなく正確に識別して活性化されて第１ＭＯＳＦＥＴＭ1から伝達された出力電圧Ｖoututを外来ノイズの影響を受けることなく正確に第３ＭＯＳＦＥＴＭ3のゲートに伝達できるようになるといった効果を奏する。

請求項１４に記載の発明は、請求項１乃至１３のいずれか一項に記載の電流制限回路１０を用いたボルテージレギュレータ２０において、負荷２４に供給される出力電圧Ｖoutut を一定に保持する定電圧電源であるボルテージレギュレータ２０において、電流を与えられた際に当該電流の大きさに応じた出力電圧Ｖoutut を生成する出力電圧設定用抵抗網Ｒ1，Ｒ2と、前記出力電圧設定用抵抗網Ｒ1，Ｒ2に制御電流を与えて当該出力電圧設定用抵抗網Ｒ1，Ｒ2の出力ノードの電圧Ｖfb及び負荷２４に供給される出力電圧Ｖoutut を一定電圧値に制御するための前記制御トランジスタＱ1と、前記制御トランジスタＱ1のベース電流ＩBを制限する前記電流制限回路１０と、第１電流源Ｑ2を用いて基準電圧Ｖref を生成する基準電源２１と、前記基準電源２１からの基準電圧Ｖre fと前記出力ノード電圧との電圧差を検出して当該電圧差に基づく誤差信号を生成すると共に、当該誤差信号を前記制御トランジスタＱ1にフィードバックして負荷２４に供給される出力電圧Ｖoututを一定に保持する定電圧制御を促すフィードバックループを備えた誤差増幅器Ｑ5 とを有するボルテージレギュレータ２０である。

請求項１４に記載の発明によれば、請求項１乃至１３のいずれか一項に記載の効果に加えて、コレクター−エミッタ間電位差ＶCEが所定電圧以下になっている低入力電圧期間内であっても、制御トランジスタＱ1 のコレクター−エミッタ間電位差ＶCEが低くなってしまうことを継続的に回避し、コレクター−エミッタ間電位差ＶCEに起因して発生する制御トランジスタＱ1 の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷２４に供給できるようになるといった効果を奏する。

更に、この様に、コレクター−エミッタ間電位差ＶCEに起因して発生する制御トランジスタＱ1の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタＱ1のベース電流ＩBを増加させるような従来の補償制御を用いることなく制御トランジスタＱ1のベース電流ＩBにおけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流ＩBにおけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー２２を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー２２の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。

請求項１５に記載の発明は、請求項１４に記載のボルテージレギュレータ２０において、前記誤差増幅器Ｑ5から出力される前記誤差信号または前記第３ＭＯＳＦＥＴＭ3から出力される前記ベース電流ＩBの制限にかかる制御信号を選択的に前記制御トランジスタＱ1のベースに伝達する第４ＭＯＳＦＥＴＭ4を有するボルテージレギュレータ２０である。

請求項１５に記載の発明によれば、請求項１４に記載の効果に加えて、コレクター−エミッタ間電位差ＶCEが所定電圧以下になっている低入力電圧期間内であっても、第３ＭＯＳＦＥＴＭ3から出力される制御信号に基づいて制御して制御トランジスタＱ1のコレクター−エミッタ間電位差ＶCEが低くなってしまうことを継続的に回避し、コレクター−エミッタ間電位差ＶCEに起因して発生する制御トランジスタＱ1 の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷２４に供給できるようになるといった効果を奏する。

更に、この様に、コレクター−エミッタ間電位差ＶCEに起因して発生する制御トランジスタＱ1の直流電流増幅率ｈFEの低下を第３ＭＯＳＦＥＴＭ3から出力される制御信号に基づいて制御して低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ制御トランジスタＱ1のベース電流ＩBにおけるベース電流増加現象の発生を第３ＭＯＳＦＥＴＭ3から出力される制御信号に基づいて制御して低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流ＩBにおけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー２２を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー２２の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。

請求項１６に記載の発明は、請求項１５に記載のボルテージレギュレータ２０において、前記第４ＭＯＳＦＥＴＭ4は、ｎチャネルＭＯＳＦＥＴであって、前記誤差増幅器Ｑ5からの前記誤差信号と前記第３ＭＯＳＦＥＴＭ3 のドレインからの前記制御信号とがゲートに共通接続されると共に、ドレインが前記制御トランジスタＱ1 のベースに接続されているボルテージレギュレータ２０である。

請求項１６に記載の発明によれば、請求項１５に記載の効果に加えて、コレクター−エミッタ間電位差ＶCEが所定電圧以下になっている低入力電圧期間内であっても、第４ＭＯＳＦＥＴＭ4から伝達される制御信号に基づいて制御トランジスタＱ1 のベース電流ＩBを制御することにより、制御トランジスタＱ1 のコレクター−エミッタ間電位差ＶCEが低くなってしまうことを継続的に回避し、コレクター−エミッタ間電位差ＶCEに起因して発生する制御トランジスタＱ1 の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷２４に供給できるようになるといった効果を奏する。

更に、この様に、第４ＭＯＳＦＥＴＭ4から伝達される制御信号に基づいて制御トランジスタＱ1のベース電流ＩBを制御することにより、コレクター−エミッタ間電位差ＶCEに起因して発生する制御トランジスタＱ1の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ第４ＭＯＳＦＥＴＭ4から伝達される制御信号に基づいて制御トランジスタＱ1のベース電流ＩBを制御することにより、制御トランジスタＱ1のベース電流ＩBにおけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流ＩBにおけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー２２を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー２２の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。

請求項１７に記載の発明は、請求項１６に記載のボルテージレギュレータ２０において、前記第４ＭＯＳＦＥＴＭ4は、低入力電圧期間に前記第３ＭＯＳＦＥＴＭ3から出力される前記制御信号を選択して前記制御トランジスタＱ1に伝達して当該制御トランジスタＱ1における前記ベース電流ＩB の制限制御を促し、当該低入力電圧期間以外に前記誤差増幅器Ｑ5 からの前記誤差信号を選択して前記制御トランジスタＱ1に伝達して当該制御トランジスタＱ1 における前記定電圧制御を促す回路構成を有するボルテージレギュレータ２０である。

請求項１７に記載の発明によれば、請求項１６に記載の効果と同様の効果を奏する。

請求項１に記載の発明によれば、コレクター−エミッタ間の電位差が小さい低入力電圧時であっても、制御トランジスタのベース電流を増加させるような従来の補償制御を用いることなく制御トランジスタのベース電流におけるベース電流増加現象の発生を低入力電圧時の任意のタイミングで回避できるようになる。これにより、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧時の任意のタイミングで回避できるようになり、ベース増加電流に起因する電源の負担の増加を低入力電圧時の任意のタイミングで回避できるようになる。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧時の任意のタイミングで回避してバッテリーの長寿命化を図ることができるようになる。
また、コレクター−エミッタ間の電位差が小さい低入力電圧期間内に制御トランジスタのコレクター−エミッタ間の電位差が低くなってしまった場合であっても、第３ＭＯＳＦＥＴが制御トランジスタのベース電流の制限を行うので、ベース電流の低下の一因となっている制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷に供給できるようになる。
更に、この様に、コレクター−エミッタ間の電位差に起因して発生する制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタのベース電流を増加させるような従来の補償制御を用いることなく制御トランジスタのベース電流におけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の負担の増加を低入力電圧期間内で継続的に回避できるようになる。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリーの長寿命化を図ることができるようになる。これは、以下の請求項２乃至１１も同様である。

請求項２に記載の発明によれば、コレクター−エミッタ間の電位差が小さい低入力電圧期間内であっても、制御トランジスタのコレクター−エミッタ間の電位差が低くなってしまうことを継続的に回避し、コレクター−エミッタ間の電位差に起因して発生する制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷に供給できるようになる。

更に、この様に、コレクター−エミッタ間の電位差に起因して発生する制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタのベース電流を増加させるような従来の補償制御を用いることなく制御トランジスタのベース電流におけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の負担の増加を低入力電圧期間内で継続的に回避できるようになる。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリーの長寿命化を図ることができるようになる。

請求項３に記載の発明によれば、コレクター−エミッタ間の電位差が小さい低入力電圧時であっても、制御トランジスタの直流電流増幅率の低下を制限でき、直流電流増幅率の低下を一因として生起されるベース電流増加現象の発生を低入力電圧時の任意のタイミングで回避できるようになる。これにより、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧時の任意のタイミングで回避できるようになり、ベース増加電流に起因する電源の負担の増加を低入力電圧時の任意のタイミングで回避できるようになる。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧時の任意のタイミングで回避してバッテリーの長寿命化を図ることができるようになる。

請求項４に記載の発明によれば、コレクター−エミッタ間の電位差が小さい低入力電圧期間内であっても、制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷に供給できるようになる。

更に、この様に、コレクター−エミッタ間の電位差に起因して発生する制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタのベース電流を増加させるような従来の補償制御を用いることなく制御トランジスタのベース電流におけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の負担の増加を低入力電圧期間内で継続的に回避できるようになる。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリーの長寿命化を図ることができるようになる。

請求項５に記載の発明によれば、コレクター−エミッタ間の電位差が所定電圧以下になった低入力電圧時であっても、直流電流増幅率の低下を制限してベース電流におけるベース電流増加現象の発生を低入力電圧時の任意のタイミングで回避できるようになる。これにより、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧時の任意のタイミングで回避できるようになり、ベース増加電流に起因する電源の負担の増加を低入力電圧時の任意のタイミングで回避できるようになる。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧時の任意のタイミングで回避してバッテリーの長寿命化を図ることができるようになる。

請求項６に記載の発明によれば、コレクター−エミッタ間の電位差が所定電圧以下になっている低入力電圧期間内であっても、制御トランジスタのコレクター−エミッタ間の電位差が低くなってしまうことを継続的に回避し、コレクター−エミッタ間の電位差に起因して発生する制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷に供給できるようになる。

更に、この様に、コレクター−エミッタ間の電位差に起因して発生する制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタのベース電流を増加させるような従来の補償制御を用いることなく制御トランジスタのベース電流におけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の負担の増加を低入力電圧期間内で継続的に回避できるようになる。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリーの長寿命化を図ることができるようになる。

請求項７に記載の発明によれば、コレクター−エミッタ間の電位差が所定電圧以下になった低入力電圧時であっても、コレクター−エミッタ間の電位差を一定以上に保持して制御トランジスタの直流電流増幅率の低下を低入力電圧時の任意のタイミングで回避し、直流電流増幅率の低下を一因として生起されるベース電流におけるベース電流増加現象の発生を低入力電圧時の任意のタイミングで回避できるようになる。これにより、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧時の任意のタイミングで回避できるようになり、ベース増加電流に起因する電源の負担の増加を低入力電圧時の任意のタイミングで回避できるようになる。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧時の任意のタイミングで回避してバッテリーの長寿命化を図ることができるようになる。

請求項８に記載の発明によれば、コレクター−エミッタ間の電位差が所定電圧以下に
なっている低入力電圧期間内であっても、コレクター−エミッタ間の電位差を一定以上に保持して制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避し、直流電流増幅率の低下を一因として生起されるベース電流におけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の負担の増加を低入力電圧期間内で継続的に回避できるようになる。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリーの長寿命化を図ることができるようになる。

また、請求項７又は８によれば、さらに、入力電圧と出力電圧との電位差が小さい場合であっても、コレクター−エミッタ間の電位差を一定以上に保持して制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避し、直流電流増幅率の低下を一因として生起されるベース電流におけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の負担の増加を低入力電圧期間内で継続的に回避できるようになる。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリーの長寿命化を図ることができるようになる。

請求項９に記載の発明によれば、コレクター−エミッタ間の電位差が所定電圧以下になった低入力電圧時であっても、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧時の任意のタイミングで回避できるようになり、ベース増加電流に起因する電源の負担の増加を低入力電圧時の任意のタイミングで回避できるようになる。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧時の任意のタイミングで回避してバッテリーの長寿命化を図ることができるようになる。

請求項１０に記載の発明によれば、コレクター−エミッタ間の電位差が所定電圧以下になった低入力電圧時であっても、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の負担の増加を低入力電圧期間内で継続的に回避できるようになる。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリーの長寿命化を図ることができるようになる。

請求項１１に記載の発明によれば、請求項９又は１０に記載の効果と同様の効果を奏する。

請求項１２に記載の発明によれば、請求項１１に記載の効果に加えて、コレクター−エミッタ間の電位差が小さい低入力電圧期間内に制御トランジスタのコレクター−エミッタ間の電位差が低くなってしまった場合であっても、第１ＭＯＳＦＥＴが制御トランジスタに印加される入力電圧を監視し、第１ＭＯＳＦＥＴからの入力電圧が第２ＭＯＳＦＥＴのゲート閾値以上である低入力電圧期間に第２ＭＯＳＦＥＴが第１ＭＯＳＦＥＴから伝達された出力電圧を第３ＭＯＳＦＥＴのゲートに伝達し、第３ＭＯＳＦＥＴが制御トランジスタのベース電流の制限を行うので、ベース電流の低下の一因となっている制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷に供給できるようになる。

更に、この様に、コレクター−エミッタ間の電位差に起因して発生する制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタのベース電流を増加させるような従来の補償制御を用いることなく制御トランジスタのベース電流におけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の負担の増加を低入力電圧期間内で継続的に回避できるようになる。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリーの長寿命化を図ることができるようになる。

請求項１３に記載の発明によれば、請求項１２に記載の効果に加えて、第２ＭＯＳＦＥＴのバックゲートを入力電圧にバイアスすることにより、第２ＭＯＳＦＥＴのゲート閾値に外来ノイズが重畳する可能性を低減できるようになり、外来ノイズに起因して第２ＭＯＳＦＥＴが誤って活性化される現象を回避できるようになる。その結果、第１ＭＯＳＦＥＴからの入力電圧が第２ＭＯＳＦＥＴのゲート閾値以上である低入力電圧期間を外来ノイズの影響を受けることなく正確に識別して活性化されて第１ＭＯＳＦＥＴから伝達された出力電圧を外来ノイズの影響を受けることなく正確に第３ＭＯＳＦＥＴのゲートに伝達できるようになる。

請求項１４に記載の発明によれば、請求項１乃至１３のいずれか一項に記載の効果に加えて、コレクター−エミッタ間の電位差が所定電圧以下になっている低入力電圧期間内であっても、制御トランジスタのコレクター−エミッタ間の電位差が低くなってしまうことを継続的に回避し、コレクター−エミッタ間の電位差に起因して発生する制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷に供給できるようになる。

更に、この様に、コレクター−エミッタ間の電位差に起因して発生する制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタのベース電流を増加させるような従来の補償制御を用いることなく制御トランジスタのベース電流におけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の負担の増加を低入力電圧期間内で継続的に回避できるようになる。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリーの長寿命化を図ることができるようになる。

請求項１５に記載の発明によれば、請求項１４に記載の効果に加えて、コレクター−エミッタ間の電位差が所定電圧以下になっている低入力電圧期間内であっても、第３ＭＯＳＦＥＴから出力される制御信号に基づいて制御して制御トランジスタのコレクター−エミッタ間の電位差が低くなってしまうことを継続的に回避し、コレクター−エミッタ間の電位差に起因して発生する制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷に供給できるようになる。

更に、この様に、コレクター−エミッタ間の電位差に起因して発生する制御トランジスタの直流電流増幅率の低下を第３ＭＯＳＦＥＴから出力される制御信号に基づいて制御して低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ制御トランジスタのベース電流におけるベース電流増加現象の発生を第３ＭＯＳＦＥＴから出力される制御信号に基づいて制御して低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の負担の増加を低入力電圧期間内で継続的に回避できるようになる。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリーの長寿命化を図ることができるようになる。

請求項１６に記載の発明によれば、請求項１５に記載の効果に加えて、コレクター−エミッタ間の電位差が所定電圧以下になっている低入力電圧期間内であっても、第４ＭＯＳＦＥＴから伝達される制御信号に基づいて制御トランジスタのベース電流を制御することにより、制御トランジスタのコレクター−エミッタ間の電位差が低くなってしまうことを継続的に回避し、コレクター−エミッタ間の電位差に起因して発生する制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷に供給できるようになる。

更に、この様に、第４ＭＯＳＦＥＴから伝達される制御信号に基づいて制御トランジスタのベース電流を制御することにより、コレクター−エミッタ間の電位差に起因して発生する制御トランジスタの直流電流増幅率の低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ第４ＭＯＳＦＥＴから伝達される制御信号に基づいて制御トランジスタのベース電流を制御することにより、制御トランジスタのベース電流におけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流におけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の負担の増加を低入力電圧期間内で継続的に回避できるようになる。特に、電源としてバッテリーを用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリーの長寿命化を図ることができるようになる。

請求項１７記載の発明によれば、請求項１６に記載の効果と同様の効果を奏する。

初めに、図面に基づき、本発明の電流制限回路の実施形態を説明する。

図１は、本発明の電流制限回路１０の一実施形態を説明するための回路図である。図５は、制御トランジスタＱ1のコレクター−エミッタ間の電圧と直流電流増幅率ｈFEとの関係を説明するための図であって、図５（ａ）は、制御トランジスタＱ1の入力電圧Ｖdd及び出力電圧Ｖoututとの接続形態を説明するための回路図であり、図５（ｂ）は、図５（ａ）の制御トランジスタＱ1における直流電流増幅率ｈFEのコレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）依存性を説明するためのグラフである。

図１に示す電流制限回路１０は、負荷に供給する負荷電流の供給量を制御する制御トランジスタＱ1のベース電流ＩBにおけるベース増加電流を制限する機能を有する半導体装置であって、入力電圧Ｖiと出力電圧Ｖoutとの電位差を用いて制御トランジスタＱ1のコレクター−エミッタ間電位差ＶCE（図５（ａ）参照）を監視し、制御トランジスタＱ1のコレクター−エミッタ間電位差ＶCEが所定電圧以下になった低入力電圧時に制御トランジスタＱ1のベースＢを流れるベース増加電流（５（ａ）参照）を制限するための回路を第１ＭＯＳＦＥＴＭ１、第２ＭＯＳＦＥＴＭ２、第３ＭＯＳＦＥＴＭ３を用いて構成している点に特徴を有している。以下では、制御トランジスタＱ1としてｐｎｐバイポーラトランジスタを想定して説明を続けることにする。

またこのような回路構成において、電流制限回路１０は、後述するように、入力電圧Ｖddと出力電圧Ｖoututとの電位差（Ｖdd−Ｖout）を監視し第４ＭＯＳＦＥＴＭ4のゲート電位を制御することによりベース電流ＩBにおけるベース増加電流を制限することになる。

換言すれば、５（ａ）に示すように、制御トランジスタＱ1のエミッタが電圧入力端子Ｔ1を介して入力電圧Ｖddに接続されコレクターが出力電圧Ｖoututを出力する電圧出力端子Ｔ2に接続されて負荷電流を負荷２４に供給する場合、電流制限回路１０は、入力電圧Ｖddと出力電圧Ｖoututとの電位差を監視して５（ｂ）に示すような直流電流増幅率ｈFE（＝ＩC／ＩB）の低下を制限することになる。

第１ＭＯＳＦＥＴＭ1は、制御トランジスタＱ1のエミッタＥに印加される入力電圧Ｖiを監視し、監視中の入力電圧Ｖiが所定の閾値電圧以上である低入力電圧期間間に活性化され、この活性化時にゲートＧに印加されている電圧（＝Ｖg1）を入力電圧Ｖiとして次段の第２ＭＯＳＦＥＴＭ２のゲートＧに伝達する回路構成を有している。

また第１ＭＯＳＦＥＴＭ1におけるゲート電位Ｖg1は、次の数式（１）で与えられる。

ここで、Ｖthp1＝第１ＭＯＳＦＥＴＭ1のゲート閾値。

具体的には、第１ＭＯＳＦＥＴＭ1は、図１に示すように、ｐチャネルＭＯＳＦＥＴであって、ゲートＧとドレインＤが接続された状態で定電流Ｉref2を供給する第２電流源Ｑ3及び第２ＭＯＳＦＥＴＭ2のゲートＧに接続され、またソースＳが入力電圧Ｖiに接続された回路構成を有している。

このような回路構成において、入力電圧Ｖiが出力電圧Ｖoutよりも大きい場合（ＶI＞ＶO）、第１ＭＯＳＦＥＴＭ1のゲート電位Ｖg1が前述の式（１）で与えられているので、第２ＭＯＳＦＥＴＭ2及び第３ＭＯＳＦＥＴＭ3は不活性状態となる。

第２ＭＯＳＦＥＴＭ2は、前段の第１ＭＯＳＦＥＴＭ1の活性化の度合（＝Ｖg1）に応じて活性化されて出力電圧Ｖoutを検出し、検出した出力電圧Ｖoutを次段の第３ＭＯＳＦＥＴＭ3のゲートＧに伝達する回路構成を有している。

また第２ＭＯＳＦＥＴＭ2におけるゲート電位Ｖg2は、次の数式（２）で与えられる。

ここで、Ｖthp2＝第２ＭＯＳＦＥＴＭ２のゲート閾値。

具体的には、第２ＭＯＳＦＥＴＭ2は、図１に示すように、ｐチャネルＭＯＳＦＥＴであって、ゲートＧが第１ＭＯＳＦＥＴＭ1のドレインＤに接続され、ソースＳが出力電圧Ｖoutに接続され、ドレインＤが定電流Ｉref3を供給する第３電流源Ｑ4及び第３ＭＯＳＦＥＴＭ3のゲートＧに並列に接続された回路構成を有している。

このような回路構成において、入力電圧Ｖiが出力電圧Ｖoutと差がない場合（ＶI≒ＶO）、第１ＭＯＳＦＥＴＭ1のゲート電位Ｖg2（＝Ｖg1）が前述の式（２）で与えられているので、第２ＭＯＳＦＥＴＭ2が活性化され、これに応じて第３ＭＯＳＦＥＴＭ3のゲート電位が出力電圧Ｖout近くまで引き上げられて第３ＭＯＳＦＥＴＭ3も活性化される。

更に、第２ＭＯＳＦＥＴＭ2はバックバイアス接続されており、ｐチャネルＭＯＳＦＥＴのバックゲートが入力電圧Ｖiにバイアスされた回路構成となっている。

第１ＭＯＳＦＥＴＭ1と第２ＭＯＳＦＥＴＭ2とにおいて、第２ＭＯＳＦＥＴＭ2はバックバイアスされているため、出力電圧Ｖoutut＝バックバイアス電位ＶBSとなった低入力電圧時に第２ＭＯＳＦＥＴＭ2は活性化されることになる。

この様に、第２ＭＯＳＦＥＴＭ2のバックゲートを入力電圧Ｖiにバイアスすることにより、第２ＭＯＳＦＥＴＭ2のゲート閾値Ｖthp2に外来ノイズが重畳する可能性を低減できるようになり、外来ノイズに起因して第２ＭＯＳＦＥＴＭ2が誤って活性化される現象を回避できるようになる。その結果、第１ＭＯＳＦＥＴＭ1からの入力電圧Ｖiが第２ＭＯＳＦＥＴＭ2のゲート閾値Ｖthp2以上である低入力電圧期間を外来ノイズの影響を受けることなく正確に識別して活性化されて第１ＭＯＳＦＥＴＭ1から伝達された出力電圧Ｖoutを外来ノイズの影響を受けることなく正確に第３ＭＯＳＦＥＴＭ3のゲートＧに伝達できるようになるといった効果を奏する。

第３ＭＯＳＦＥＴＭ3は、前段の第２ＭＯＳＦＥＴＭ2の活性化の度合い（＝Ｖg2）に応じて不活性化されて制御トランジスタＱ1のベース電流ＩBにおけるベース増加電流の制限を行う回路構成を有している。

具体的には、第３ＭＯＳＦＥＴＭ3は、ｎチャネルＭＯＳＦＥＴであって、ゲートＧが第２ＭＯＳＦＥＴＭ2のドレインＤに接続され、出力電圧Ｖoutを出力するドレインＤが制御トランジスタＱ1のベースＢに接続された回路構成を有している。

このような回路構成において、入力電圧Ｖiが出力電圧Ｖoutよりも大きい場合（ＶI＞ＶO）、前述したように、第１ＭＯＳＦＥＴＭ1のゲート電位Ｖg1に応じて第３ＭＯＳＦＥＴＭ3が不活性状態となる。

一方、入力電圧Ｖiが出力電圧Ｖoutと差がない場合（ＶI≒ＶO）、前述したように、第１ＭＯＳＦＥＴＭ1のゲート電位Ｖg2により活性化される第２ＭＯＳＦＥＴＭ2に応じて第３ＭＯＳＦＥＴＭ3も活性化される。

すなわち、後述するボルテージレギュレータ２０の制御トランジスタＱ1のベースを第３ＭＯＳＦＥＴＭ3のドレインに接続することにより、ボルテージレギュレータ２０の入力電圧Ｖdd（＝ＶI）が出力電圧Ｖoutut（＝ＶO）と差がない場合（Ｖdd≒Ｖout）に制御トランジスタＱ1のコレクター−エミッタ間電位差ＶCEがゼロＶ近くになったときに制御トランジスタＱ1のベース電流ＩBにおけるベース増加電流の制限を第３ＭＯＳＦＥＴＭ3を用いて行うことができるようになる。

このような回路構成を有する電流制限回路１０は、制御トランジスタＱ1のコレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）を監視し、コレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）がほぼ電位差ゼロになっている低入力電圧期間内に制御トランジスタＱ1のベースＢに発生するベース電流増加現象の発生を継続的に制限することができる。

具体的には、制御トランジスタＱ1のエミッタが電圧入力端子Ｔ1を介して入力電圧Ｖddに接続されコレクターが出力電圧Ｖoututを出力する電圧出力端子Ｔ2に接続されて負荷電流を負荷２４に供給し、入力電圧Ｖddと出力電圧Ｖoututとの電位差を監視してベース電流増加現象の発生を制限することになる。

これにより、Ｖdd≒Ｖoutになる低入力電圧時であっても、ベース電流ＩBにおけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー２２を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー２２の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。

以上説明したように、電流制限回路１０によれば、コレクター−エミッタ間電位差ＶCEが小さい低入力電圧期間内に制御トランジスタＱ1のコレクター−エミッタ間電位差ＶCEが低くなってしまった場合であっても、第１ＭＯＳＦＥＴＭ1が制御トランジスタＱ1に印加される入力電圧Ｖiを監視し、第１ＭＯＳＦＥＴＭ1からの入力電圧Ｖiが第２ＭＯＳＦＥＴＭ2のゲート閾値Ｖthp2以上である低入力電圧期間に第２ＭＯＳＦＥＴＭ2が第１ＭＯＳＦＥＴＭ1から伝達された出力電圧Ｖoutを第３ＭＯＳＦＥＴＭ3のゲートＧに伝達し、第４ＭＯＳＦＥＴＭ4が制御トランジスタＱ1のベース電流ＩBの制限を行うので、ベース電流ＩBの低下の一因となっている制御トランジスタＱ1の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷２４に供給できるようになるといった効果を奏する。

更に、この様に、コレクター−エミッタ間電位差ＶCEに起因して発生する制御トランジスタＱ1の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタＱ1のベース電流ＩBを増加させるような従来の補償制御を用いることなく制御トランジスタＱ1のベース電流ＩBにおけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。

次に、図面に基づき、本発明のボルテージレギュレータの実施形態を説明する。

図２は、本発明のボルテージレギュレータ２０の一実施形態を説明するための回路図である。図６は、図３のボルテージレギュレータ２０における入出力特性を説明するためのグラフである。

図２に示す電流制限回路１０は、前述したように、接地電位ＧＮＤに接続された接地端子Ｔ3−電圧出力端子Ｔ2から負荷に定電圧状態（図６に示すＶout＝３．０００Ｖの定電圧制御領域）で供給する負荷電流を制御する制御トランジスタＱ1のコレクター−エミッタ間電位差ＶCE（すなわち、入力電圧Ｖddと出力電圧Ｖoututとの電位差＝Ｖdd−Ｖout）を監視し、コレクター−エミッタ間電位差ＶCEが所定電圧以下（具体的には、図６に示す点Ｐ以下の入力電圧Ｖdd、特に、同電位近傍）になっている低入力電圧期間内（図６に示す０Ｖ〜点Ｐ（Ｖthp2＞Ｖthp1）に対応する入力電圧Ｖddに範囲内）において制御トランジスタＱ1を流れるベース電流ＩBを第４ＭＯＳＦＥＴＭ4を介して低入力電圧期間中に継続的に制限するように接続されている。

図２に示す第４ＭＯＳＦＥＴＭ4は、後述する誤差増幅器Ｑ5から出力される誤差信号または前述の第３ＭＯＳＦＥＴＭ3から出力されるベース電流ＩBにおけるベース増加電流の制限にかかる制御信号を選択的に制御トランジスタＱ1のベースＢに伝達するように接続されている。

具体的な第４ＭＯＳＦＥＴＭ4は、図３に示すように、ｎチャネルＭＯＳＦＥＴであって、後述する誤差増幅器Ｑ5からの誤差信号と第３ＭＯＳＦＥＴＭ3のドレインＤからの制御信号とがゲートＧに共通接続されると同時に、ドレインＤが制御トランジスタＱ1のベースＢに接続されている。

このような回路構成を有する第４ＭＯＳＦＥＴＭ4は、図３に示すように、低入力電圧期間に第３ＭＯＳＦＥＴＭ3から出力される制御信号を選択して制御トランジスタＱ1に伝達して制御トランジスタＱ1におけるベース電流ＩBにおけるベース増加電流の制限制御を指示し、低入力電圧期間以外に誤差増幅器Ｑ5からの誤差信号を選択して制御トランジスタＱ1に伝達して制御トランジスタＱ1における定電圧制御（ボルテージレギュレーション）を指示している。

このような第４ＭＯＳＦＥＴＭ4を設けることにより、コレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）に起因して発生する制御トランジスタＱ1の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷２４に供給できるようになるといった効果を奏する。

更に、この様に、コレクター−エミッタ間電位差ＶCEに起因して発生する制御トランジスタＱ1の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタＱ1のベース電流ＩBを増加させるような従来の補償制御を用いることなく制御トランジスタＱ1のベース電流ＩBにおけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。

図３は、図１の電流制限回路１０を図２のボルテージレギュレータ２０に適用した回路図である。

図３に示すボルテージレギュレータ２０は、携帯電話等の負荷２４に供給される出力電圧Ｖoututを一定に保持する定電圧電源であって、出力電圧設定用抵抗網Ｒ1，Ｒ2、前述の制御トランジスタＱ1、前述の電流制限回路１０、基準電源２１、誤差増幅器Ｑ5、前述の第４ＭＯＳＦＥＴＭ4を中心にして構成されている。

出力電圧設定用抵抗網Ｒ1，Ｒ2は、電流を与えられた際に電流の大きさに応じた出力電圧Ｖoututを生成する回路素子である。

前述の制御トランジスタＱ1は、出力電圧設定用抵抗網Ｒ1，Ｒ2に制御電流を与えて出力電圧設定用抵抗網Ｒ1，Ｒ2の出力ノード（出力電圧設定用抵抗Ｒ1と出力電圧設定用抵抗Ｒ2との接続点）の電圧Ｖfb及び負荷２４に供給される出力電圧Ｖoututを一定電圧値に制御するためのｐｎｐトランジスタである。

電流制限回路１０は、前述したように、制御トランジスタＱ1のベース電流ＩBにおけるベース増加電流を制限する回路である。

基準電源２１は、第１電流源Ｑ2から供給される定電流Ｉref1に基づいて基準電圧Ｖrefを生成する回路である。

誤差増幅器Ｑ5は、オペアンプであって、基準電源２１からの非反転入力端子に入力される基準電圧Ｖrefと出力ノード電圧Ｖfbとの電圧差を検出して電圧差に基づく誤差信号を生成すると同時に、誤差信号を制御トランジスタＱ1にフィードバックして負荷２４に供給される出力電圧Ｖoututを一定に保持する定電圧制御を指示する回路である。このような誤差増幅器Ｑ5は、出力ノード電圧Ｖfbを反転入力端子に入力するためのフィードバックループを有している。

第４ＭＯＳＦＥＴＭ4は、前述したように、誤差増幅器Ｑ5から出力される誤差信号または第３ＭＯＳＦＥＴＭ3から出力されるベース電流ＩBにおけるベース増加電流の制限にかかる制御信号を選択的に制御トランジスタＱ1のベースＢに伝達するｎチャネルＭＯＳＦＥＴである。

具体的には第４ＭＯＳＦＥＴＭ4は、図３に示すように、誤差増幅器Ｑ5からの誤差信号と第３ＭＯＳＦＥＴＭ3のドレインＤからの制御信号とがゲートＧに共通接続されると同時に、ドレインＤが制御トランジスタＱ1のベースＢに接続されている。

このような回路構成を有する第４ＭＯＳＦＥＴＭ4は、低入力電圧期間に第３ＭＯＳＦＥＴＭ3から出力される制御信号を選択して制御トランジスタＱ1に伝達して制御トランジスタＱ1におけるベース電流ＩBにおけるベース増加電流の制限制御を指示し、低入力電圧期間以外に誤差増幅器Ｑ5からの誤差信号を選択して制御トランジスタＱ1に伝達して制御トランジスタＱ1における定電圧制御を指示することができる。

これにより、コレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）がほぼ電位差ゼロになっている低入力電圧期間内であっても、第４ＭＯＳＦＥＴＭ4から伝達される制御信号に基づいて制御トランジスタＱ1のベース電流ＩBを制御することにより、制御トランジスタＱ1のコレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）が低くなってしまうことを継続的に回避し、コレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）に起因して発生する制御トランジスタＱ1の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷２４に供給できるようになるといった効果を奏する。

更に、この様に、第４ＭＯＳＦＥＴＭ4から伝達される制御信号に基づいて制御トランジスタＱ1のベース電流ＩBを制御することにより、コレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）に起因して発生する制御トランジスタＱ1の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ第４ＭＯＳＦＥＴＭ4から伝達される制御信号に基づいて制御トランジスタＱ1のベース電流ＩBを制御することにより、制御トランジスタＱ1のベース電流ＩBにおけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流ＩBにおけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー２２を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー２２の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。

また図３に示す回路構成において、電流制限回路１０は、入力電圧Ｖddと出力電圧Ｖoututとの電位差（Ｖdd−Ｖout）を監視し第４ＭＯＳＦＥＴＭ4のゲート電位を制御することによりベース電流ＩBを制限することになる。

換言すれば、制御トランジスタＱ1のエミッタが電圧入力端子Ｔ1を介して入力電圧Ｖddに接続されコレクターが出力電圧Ｖoututを出力する電圧出力端子Ｔ2に接続されて負荷電流を負荷２４に供給する場合、電流制限回路１０は、入力電圧Ｖddと出力電圧Ｖoututとの電位差を監視して直流電流増幅率ｈFEの低下を制限することになる。

また電流制限回路１０は、制御トランジスタＱ1のコレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）を監視し、Ｖdd≒Ｖoutになる低入力電圧時であっても、ベース電流ＩBにおけるベース増加電流宴塔WスタＱ1のコレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）の減少に起因して発生する直流電流増幅率ｈFEの低下を制限することもできる。

これにより、Ｖdd≒Ｖoutになる低入力電圧時であっても、直流電流増幅率ｈFEの低下を制限してベース電流ＩBにおけるベース電流増加現象の発生を低入力電圧時の任意のタイミングで回避できるようになる。これにより、ベース電流ＩBにおけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧時の任意のタイミングで回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧時の任意のタイミングで回避できるようになるといった効果を奏する。特に、電源としてバッテリー２２を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧時の任意のタイミングで回避してバッテリー２２の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。

また電流制限回路１０は、制御トランジスタＱ1のコレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）を監視し、コレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）がほぼ電位差ゼロになっている低入力電圧期間内（図６に示す０Ｖ〜点Ｐ（Ｖthp2＞Ｖthp1）に対応する入力電圧Ｖddに範囲内）に制御トランジスタＱ1のコレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）の減少に起因して発生する直流電流増幅率ｈFEの低下を継続的に制限することになる。

この場合、電流制限回路１０は、制御トランジスタＱ1のエミッタが電圧入力端子Ｔ1を介して入力電圧Ｖddに接続されコレクターが出力電圧Ｖoututを出力する電圧出力端子Ｔ2に接続されて負荷電流を負荷２４に供給し、入力電圧Ｖddと出力電圧Ｖoututとの電位差を監視して直流電流増幅率ｈFEの低下を制限することもできる。

これにより、コレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）がほぼ電位差ゼロになっている低入力電圧期間内であっても、制御トランジスタＱ1のコレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）が低くなってしまうことを継続的に回避し、コレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）に起因して発生する制御トランジスタＱ1の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷２４に供給できるようになるといった効果を奏する。

更に、この様に、コレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）に起因して発生する制御トランジスタＱ1の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタＱ1のベース電流ＩBを増加させるような従来の補償制御を用いることなく制御トランジスタＱ1のベース電流ＩBにおけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流ＩBにおけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー２２を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー２２の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。

また電流制限回路１０は、制御トランジスタＱ1のコレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）を監視し、コレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）がほぼ電位差ゼロになっている低入力電圧期間内（図６に示す０Ｖ〜点Ｐ（Ｖthp2＞Ｖthp1）に対応する入力電圧Ｖddに範囲内）に制御トランジスタＱ1のコレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）を継続的に一定以上のベース電流を確保できるように一定以上に保持することもできる。

これにより、コレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）がほぼ電位差ゼロになっている低入力電圧期間内であっても、コレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）を一定以上のベース電流を確保できるように一定以上に保持して制御トランジスタＱ1の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避し、直流電流増幅率ｈFEの低下を一因として生起されるベース電流ＩBにおけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。これにより、ベース電流ＩBにおけるベース増加電流の発生に起因する回路動作時の消費電力の増加を低入力電圧期間内で継続的に回避できるようになり、ベース増加電流に起因する電源の消費電流負担の増加を低入力電圧期間内で継続的に回避できるようになるといった効果を奏する。特に、電源としてバッテリー２２を用いる場合にベース増加電流に起因する消費電流の増加を低入力電圧期間内で継続的に回避してバッテリー２２の無用な消耗を避けて長寿命化を図ることができるようになるといった効果を奏する。

なお、このような電流制限回路１０を有するボルテージレギュレータ２０は、ＭＯＳ集積回路によって実現できることは明白である。また、集積化されたボルテージレギュレータ２０をバッテリー２２とともにパッケージ形態（いわゆる、バッテリーパック）とすることも可能である。このようなバッテリーパックにおいては、充電制御回路を内蔵させることが望ましい。

図４は、図３のボルテージレギュレータ２０の使用形態を説明するためのブロック図である。

制御トランジスタＱ1は、図４に示すように、外部に接続されるバッテリー２２から電圧入力端子Ｔ1を介して印加される入力電圧Ｖddにエミッタが接続され出力電圧Ｖoututを出力するコレクターが電圧出力端子Ｔ2を介してに負荷２４に接続された状態で負荷電流Ｉcを負荷２４に供給している。

図７（ａ）は、図１の電流制限回路１０を用いない場合のボルテージレギュレータ２０の出力特性を説明するためのグラフであり、図７（ｂ）は、図１の電流制限回路１０を用いない場合に制御トランジスタＱ1のベースＢに発生するベース増加電流を説明するためのグラフである。図８（ａ）は、図１の電流制限回路１０を用いた場合のボルテージレギュレータ２０の出力特性を説明するためのグラフであり、図８（ｂ）は、図１の電流制限回路１０を用いた場合に制御トランジスタＱ1のベースＢにおいて制限されたベース増加電流を説明するためのグラフである。

このような回路構成において、ボルテージレギュレータ２０は、入力電圧Ｖddが出力電圧Ｖoutut（具体的には、３．０００Ｖ）よりも大きい場合（Ｖdd＞Ｖout、図６に示す斜線領域）、第１ＭＯＳＦＥＴＭ1のゲート電位Ｖg1が前述の式（１）で与えられているので、第２ＭＯＳＦＥＴＭ2及び第３ＭＯＳＦＥＴＭ3は不活性状態となる。

第２ＭＯＳＦＥＴＭ2は、前段の第１ＭＯＳＦＥＴＭ1の活性化の度合（＝Ｖg1）に応じて活性化されて出力電圧Ｖoutut（図７（ａ）または図８（ａ）参照）を検出し、検出した出力電圧Ｖoututを次段の第３ＭＯＳＦＥＴＭ3のゲートＧに伝達する回路構成を有している。

第１ＭＯＳＦＥＴＭ1と第２ＭＯＳＦＥＴＭ2とにおいて、第２ＭＯＳＦＥＴＭ2はバックバイアスされているため、出力電圧Ｖoutut＝バックバイアス電位ＶBSとなった低入力電圧時に第２ＭＯＳＦＥＴＭ2は活性化されることになる。

またボルテージレギュレータ２０は、入力電圧Ｖddが出力電圧Ｖoutut以下となり第２ＭＯＳＦＥＴＭ2のゲート閾値Ｖthp2＞第１ＭＯＳＦＥＴＭ1のゲート閾値Ｖthp1となる場合（Ｖdd≦Ｖout、図６に示す０Ｖ〜点Ｐ（Ｖthp2＞Ｖthp1）に対応する入力電圧Ｖddに範囲内）であって特に入力電圧Ｖddが出力電圧Ｖoututと差がない場合（Ｖdd≒Ｖout）、第１ＭＯＳＦＥＴＭ1のゲート電位Ｖg2（＝Ｖg1）が前述の式（２）で与えられているので、第２ＭＯＳＦＥＴＭ2が活性化され、第３ＭＯＳＦＥＴＭ3も活性化される。

この様に、第２ＭＯＳＦＥＴＭ2のバックゲートを入力電圧Ｖddにバイアスすることにより、第２ＭＯＳＦＥＴＭ2のゲート閾値Ｖthp2に外来ノイズが重畳する可能性を低減できるようになり、外来ノイズに起因して第２ＭＯＳＦＥＴＭ2が誤って活性化される現象を回避できるようになる。その結果、第１ＭＯＳＦＥＴＭ1からの入力電圧Ｖddが第２ＭＯＳＦＥＴＭ2のゲート閾値Ｖthp2以上である低入力電圧期間を外来ノイズの影響を受けることなく正確に識別して活性化されて第１ＭＯＳＦＥＴＭ1から伝達された出力電圧Ｖoututを外来ノイズの影響を受けることなく正確に第３ＭＯＳＦＥＴＭ3のゲートＧに伝達できるようになるといった効果を奏する。

第３ＭＯＳＦＥＴＭ3は、入力電圧Ｖddが出力電圧Ｖoutut以下となり第２ＭＯＳＦＥＴＭ2のゲート閾値Ｖthp2＞第１ＭＯＳＦＥＴＭ1のゲート閾値Ｖthp1となる場合（Ｖdd≦Ｖout、図６に示す０Ｖ〜点Ｐ（Ｖthp2＞Ｖthp1）に対応する入力電圧Ｖddに範囲内）であって特に入力電圧Ｖddが出力電圧Ｖoututと差がない場合（Ｖdd≒Ｖout）、前段の第２ＭＯＳＦＥＴＭ2の活性化の度合い（＝Ｖg2）に応じて不活性化されて制御トランジスタＱ1のベース電流ＩBにおけるベース増加電流の制限を行う回路構成を有している。

このような回路構成において、入力電圧Ｖddが出力電圧Ｖoututよりも大きい場合（Ｖdd＞Ｖout）、前述したように、第１ＭＯＳＦＥＴＭ1のゲート電位Ｖg1に応じて第３ＭＯＳＦＥＴＭ3が不活性状態となる。

一方、入力電圧Ｖddが出力電圧Ｖoutut以下となり第２ＭＯＳＦＥＴＭ2のゲート閾値Ｖthp2＞第１ＭＯＳＦＥＴＭ1のゲート閾値Ｖthp1となる場合（Ｖdd≦Ｖout、図６に示す０Ｖ〜点Ｐ（Ｖthp2＞Ｖthp1）に対応する入力電圧Ｖddに範囲内）であって特に入力電圧Ｖddが出力電圧Ｖoututと差がない場合（Ｖdd≒Ｖout）、前述したように、第１ＭＯＳＦＥＴＭ1のゲート電位Ｖg2により活性化される第２ＭＯＳＦＥＴＭ2に応じて第３ＭＯＳＦＥＴＭ3も活性化される。

第３ＭＯＳＦＥＴＭ3の活性化に応じて活性化された第４ＭＯＳＦＥＴＭ4は、誤差増幅器Ｑ5からの誤差信号と第３ＭＯＳＦＥＴＭ3から出力される制御信号の２者の内から第３ＭＯＳＦＥＴＭ3から出力される制御信号を選択して制御トランジスタＱ1に伝達して制御トランジスタＱ1におけるベース電流ＩBにおけるベース増加電流の制限制御を指示し、また低入力電圧期間以外のときに誤差増幅器Ｑ5からの誤差信号と第３ＭＯＳＦＥＴＭ3から出力される制御信号の２者の内から誤差増幅器Ｑ5からの誤差信号を選択して制御トランジスタＱ1に伝達して制御トランジスタＱ1における定電圧制御（ボルテージレギュレーション）を指示している。

このような第４ＭＯＳＦＥＴＭ4を設けることにより、コレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）に起因して発生する制御トランジスタＱ1の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避して十分な負荷電流を負荷２４に供給できるようになるといった効果を奏する。

更に、この様に、コレクター−エミッタ間電位差ＶCEに起因して発生する制御トランジスタＱ1の直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避できる結果、負荷電流の供給能力の低下を低入力電圧期間内で継続的に回避できるようになり、かつ、制御トランジスタＱ1のベース電流ＩBにおけるベース増加電流を増加させるような従来の補償制御を用いることなく制御トランジスタＱ1のベース電流ＩBにおけるベース増加電流におけるベース電流増加現象の発生を低入力電圧期間内で継続的に回避できるようになる。

すなわち、後述するボルテージレギュレータ２０の制御トランジスタＱ1のベースを第３ＭＯＳＦＥＴＭ3のドレインに接続することにより、ボルテージレギュレータ２０の入力電圧Ｖdd（＝Ｖdd）が出力電圧Ｖoutut（＝Ｖout）と差がない場合（Ｖdd≒Ｖout）に制御トランジスタＱ1のコレクター−エミッタ間電位差ＶCEがゼロＶ近くになったときに図８（ｂ）に示すように制御トランジスタＱ1のベース電流ＩBにおけるベース増加電流の制限を第３ＭＯＳＦＥＴＭ3を用いて行うことができるようになる。

このような回路構成を有する電流制限回路１０は、制御トランジスタＱ1のコレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）を監視し、コレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）がほぼ電位差ゼロになっている低入力電圧期間内（図６に示す０Ｖ〜点Ｐ（Ｖthp2＞Ｖthp1）に対応する入力電圧Ｖddに範囲内）に、制御トランジスタＱ1のベースＢに発生する図７（ｂ）に示すようなベース電流増加現象の発生を継続的に制限することができる。

本発明の電流制限回路の一実施形態を説明するための回路図である。 本発明のボルテージレギュレータの一実施形態を説明するための回路図である。 図１の電流制限回路を図２のボルテージレギュレータに適用した回路図である。 図３のボルテージレギュレータの使用形態を説明するためのブロック図である。 制御トランジスタのコレクター−エミッタ間の電圧と直流電流増幅率との関係を説明するための図であって、図５（ａ）は、制御トランジスタの入力電圧及び出力電圧との接続形態を説明するための回路図であり、図５（ｂ）は、図５（ａ）の制御トランジスタにおける直流電流増幅率のコレクター−エミッタ間の電位差よ存性を説明するためのグラフである。 図３のボルテージレギュレータにおける入出力特性を説明するためのグラフである。 図７（ａ）は、図１の電流制限回路を用いない場合のボルテージレギュレータの出力特性を説明するためのグラフであり、図７（ｂ）は、図１の電流制限回路を用いない場合に制御トランジスタのベースに発生するベース増加電流を説明するためのグラフである。 図８（ａ）は、図１の電流制限回路を用いた場合のボルテージレギュレータの出力特性を説明するためのグラフであり、図８（ｂ）は、図１の電流制限回路を用いた場合に制御トランジスタのベースにおいて制限されたベース増加電流を説明するためのグラフである。 従来の電流制限回路を用いたボルテージレギュレータを説明するための回路図である。 図９のボルテージレギュレータの制御トランジスタのベースに発生するベース増加電流を説明するためのグラフである。

符号の説明

ＧＮＤ…接地電位Ｉref1…第１定電流Ｉref2…第２定電流Ｉref3…第３定電流Ｒ1，Ｒ2…出力電圧設定用抵抗網Ｍ1…第１ＭＯＳＦＥＴ（ｐチャネルＭＯＳＦＥＴ）Ｖthp1…第１ＭＯＳＦＥＴのゲート閾値Ｖg1…第１ＭＯＳＦＥＴのゲート電位Ｍ2…第２ＭＯＳＦＥＴ（ｐチャネルＭＯＳＦＥＴ）Ｖthp2…第２ＭＯＳＦＥＴのゲート閾値Ｖg2…第２ＭＯＳＦＥＴのゲート電位Ｍ3…第３ＭＯＳＦＥＴ（ｎチャネルＭＯＳＦＥＴ）Ｍ4…第４ＭＯＳＦＥＴ（ｎチャネルＭＯＳＦＥＴ）Ｔ1…電圧入力端子Ｔ2…電圧出力端子Ｔ3…接地端子ＶI…入力電圧ＶO…出力電圧Ｖdd…入力電圧Ｖout…出力電圧Ｑ1…制御トランジスタＩB…制御トランジスタのベース電流ＩC…制御トランジスタのコレクター電流ｈFE…制御トランジスタの直流電流増幅率ＶCE…制御トランジスタのコレクター−エミッタ間の電位差Ｑ2…第１電流源Ｑ3…第２電流源Ｑ4…第３電流源Ｑ5…誤差増幅器Ｖfb…出力ノードの電圧Ｖref…基準電圧１０…電流制限回路２０…ボルテージレギュレータ２１…基準電源２２…バッテリー２４…負荷

Claims (17)

1. 負荷電流を制御する制御トランジスタのベース電流を制限する電流制限回路において、
   前記制御トランジスタのコレクター−エミッタ間の電位差を監視し、コレクター−エミッタ間の電位差が所定電圧以下になった低入力電圧時に当該制御トランジスタを流れるベース電流を制限する回路構成を有し、
   前記制御トランジスタのエミッタが入力電圧に接続されコレクターが出力電圧に接続されて負荷電流を負荷に供給し、当該入力電圧と当該出力電圧との電位差を監視して前記ベース電流を制限する回路構成を有し、
   前記制御トランジスタに印加される前記入力電圧を監視し当該監視中の入力電圧が所定の閾値電圧以上である低入力電圧期間に活性化され、当該活性化時の入力電圧を次段に伝達する第１ＭＯＳＦＥＴと、前記制御トランジスタのエミッタに入力される入力電圧と第１ＭＯＯＳＦＥＴのゲート閾値との差により活性化されて前記出力電圧を検出し、当該検出した出力電圧を次段に伝達する第２ＭＯＳＦＥＴと、前記出力電圧と第２ＭＯＯＳＦＥＴのゲート閾値との差により活性化される第３ＭＯＳＦＥＴとを有することを特徴とする電流制限回路。
2. 負荷電流を制御する制御トランジスタのベース電流を制限する電流制限回路において、前記制御トランジスタのコレクター−エミッタ間の電位差を監視し、コレクター−エミッタ間の電位差が所定電圧以下になっている低入力電圧期間内において当該制御トランジスタを流れるベース電流を継続的に制限する回路構成を有し、
   前記制御トランジスタのエミッタが入力電圧に接続されコレクターが出力電圧に接続されて負荷電流を負荷に供給し、当該入力電圧と当該出力電圧との電位差を監視して前記ベース電流を制限する回路構成を有し、
   前記制御トランジスタに印加される前記入力電圧を監視し当該監視中の入力電圧が所定の閾値電圧以上である低入力電圧期間に活性化され、当該活性化時の入力電圧を次段に伝達する第１ＭＯＳＦＥＴと、前記制御トランジスタのエミッタに入力される入力電圧と第１ＭＯＯＳＦＥＴのゲート閾値との差により活性化されて前記出力電圧を検出し、当該検出した出力電圧を次段に伝達する第２ＭＯＳＦＥＴと、前記出力電圧と第２ＭＯＯＳＦＥＴのゲート閾値との差により活性化される第３ＭＯＳＦＥＴとを有することを特徴とする電流制限回路。
3. 負荷電流を制御する制御トランジスタのベース電流を制限する電流制限回路において、前記制御トランジスタのコレクター−エミッタ間の電位差を監視し、コレクター−エミッタ間の電位差が所定電圧以下になった低入力電圧時に当該制御トランジスタの直流電流増幅率の低下を制限する回路構成を有し、
   前記制御トランジスタのエミッタが入力電圧に接続されコレクターが出力電圧に接続されて負荷電流を負荷に供給し、当該入力電圧と当該出力電圧との電位差を監視して前記直流電流増幅率の低下を制限する回路構成を有し、
   前記制御トランジスタに印加される前記入力電圧を監視し当該監視中の入力電圧が所定の閾値電圧以上である低入力電圧期間に活性化され、当該活性化時の入力電圧を次段に伝達する第１ＭＯＳＦＥＴと、前記制御トランジスタのエミッタに入力される入力電圧と第１ＭＯＯＳＦＥＴのゲート閾値との差により活性化されて前記出力電圧を検出し、当該検出した出力電圧を次段に伝達する第２ＭＯＳＦＥＴと、前記出力電圧と第２ＭＯＯＳＦＥＴのゲート閾値との差により活性化される第３ＭＯＳＦＥＴとを有することを特徴とする電流制限回路。
4. 負荷電流を制御する制御トランジスタのベース電流を制限する電流制限回路において、前記制御トランジスタのコレクター−エミッタ間の電位差を監視し、コレクター−エミッタ間の電位差が所定電圧以下になっている低入力電圧期間内において当該制御トランジスタの直流電流増幅率の低下を継続的に制限する回路構成を有し、
   前記制御トランジスタのエミッタが入力電圧に接続されコレクターが出力電圧に接続されて負荷電流を負荷に供給し、当該入力電圧と当該出力電圧との電位差を監視して前記直流電流増幅率の低下を制限する回路構成を有し、
   前記制御トランジスタに印加される前記入力電圧を監視し当該監視中の入力電圧が所定の閾値電圧以上である低入力電圧期間に活性化され、当該活性化時の入力電圧を次段に伝達する第１ＭＯＳＦＥＴと、前記制御トランジスタのエミッタに入力される入力電圧と第１ＭＯＯＳＦＥＴのゲート閾値との差により活性化されて前記出力電圧を検出し、当該検出した出力電圧を次段に伝達する第２ＭＯＳＦＥＴと、前記出力電圧と第２ＭＯＯＳＦＥＴのゲート閾値との差により活性化される第３ＭＯＳＦＥＴとを有することを特徴とする電流制限回路。
5. 負荷電流を制御する制御トランジスタのベース電流を制限する電流制限回路において、前記制御トランジスタのコレクター−エミッタ間の電位差を監視し、コレクター−エミッタ間の電位差が所定電圧以下になった低入力電圧時に当該制御トランジスタのコレクター−エミッタ間の電位差の減少に起因して発生する直流電流増幅率の低下を制限する回路構成を有し、
   前記制御トランジスタのエミッタが入力電圧に接続されコレクターが出力電圧に接続されて負荷電流を負荷に供給し、当該入力電圧と当該出力電圧との電位差を監視して前記直流電流増幅率の低下を制限する回路構成を有し、
   前記制御トランジスタに印加される前記入力電圧を監視し当該監視中の入力電圧が所定の閾値電圧以上である低入力電圧期間に活性化され、当該活性化時の入力電圧を次段に伝達する第１ＭＯＳＦＥＴと、前記制御トランジスタのエミッタに入力される入力電圧と第１ＭＯＯＳＦＥＴのゲート閾値との差により活性化されて前記出力電圧を検出し、当該検出した出力電圧を次段に伝達する第２ＭＯＳＦＥＴと、前記出力電圧と第２ＭＯＯＳＦＥＴのゲート閾値との差により活性化される第３ＭＯＳＦＥＴとを有することを特徴とする電流制限回路。
6. 負荷電流を制御する制御トランジスタのベース電流を制限する電流制限回路において、前記制御トランジスタのコレクター−エミッタ間の電位差を監視し、コレクター−エミッタ間の電位差が所定電圧以下になっている低入力電圧期間内に当該制御トランジスタのコレクター−エミッタ間の電位差の減少に起因して発生する直流電流増幅率の低下を継続的に制限する回路構成を有し、
   前記制御トランジスタのエミッタが入力電圧に接続されコレクターが出力電圧に接続されて負荷電流を負荷に供給し、当該入力電圧と当該出力電圧との電位差を監視して前記直流電流増幅率の低下を制限する回路構成を有し、
   前記制御トランジスタに印加される前記入力電圧を監視し当該監視中の入力電圧が所定の閾値電圧以上である低入力電圧期間に活性化され、当該活性化時の入力電圧を次段に伝達する第１ＭＯＳＦＥＴと、前記制御トランジスタのエミッタに入力される入力電圧と第１ＭＯＯＳＦＥＴのゲート閾値との差により活性化されて前記出力電圧を検出し、当該検出した出力電圧を次段に伝達する第２ＭＯＳＦＥＴと、前記出力電圧と第２ＭＯＯＳＦＥＴのゲート閾値との差により活性化される第３ＭＯＳＦＥＴとを有することを特徴とする電流制限回路。
7. 負荷電流を制御する制御トランジスタのベース電流を制限する電流制限回路において、前記制御トランジスタのコレクター−エミッタ間の電位差を監視し、コレクター−エミッタ間の電位差が所定電圧以下になった低入力電圧時に当該制御トランジスタのコレクター−エミッタ間の電位差を一定以上に保持する回路構成を有し、
   前記制御トランジスタのエミッタが入力電圧に接続されコレクターが出力電圧に接続されて負荷電流を負荷に供給し、当該入力電圧と当該出力電圧との電位差を監視して前記コレクター−エミッタ間の電位差の保持を行う回路構成を有し、
   前記制御トランジスタに印加される前記入力電圧を監視し当該監視中の入力電圧が所定の閾値電圧以上である低入力電圧期間に活性化され、当該活性化時の入力電圧を次段に伝達する第１ＭＯＳＦＥＴと、前記制御トランジスタのエミッタに入力される入力電圧と第１ＭＯＯＳＦＥＴのゲート閾値との差により活性化されて前記出力電圧を検出し、当該検出した出力電圧を次段に伝達する第２ＭＯＳＦＥＴと、前記出力電圧と第２ＭＯＯＳＦＥＴのゲート閾値との差により活性化される第３ＭＯＳＦＥＴとを有することを特徴とする電流制限回路。
8. 負荷電流を制御する制御トランジスタのベース電流を制限する電流制限回路において、前記制御トランジスタのコレクター−エミッタ間の電位差を監視し、コレクター−エミッタ間の電位差が所定電圧以下になっている低入力電圧期間内に当該制御トランジスタのコレクター−エミッタ間の電位差を継続的に一定以上に保持する回路構成を有し、
   前記制御トランジスタのエミッタが入力電圧に接続されコレクターが出力電圧に接続されて負荷電流を負荷に供給し、当該入力電圧と当該出力電圧との電位差を監視して前記コレクター−エミッタ間の電位差の保持を行う回路構成を有し、
   前記制御トランジスタに印加される前記入力電圧を監視し当該監視中の入力電圧が所定の閾値電圧以上である低入力電圧期間に活性化され、当該活性化時の入力電圧を次段に伝達する第１ＭＯＳＦＥＴと、前記制御トランジスタのエミッタに入力される入力電圧と第１ＭＯＯＳＦＥＴのゲート閾値との差により活性化されて前記出力電圧を検出し、当該検出した出力電圧を次段に伝達する第２ＭＯＳＦＥＴと、前記出力電圧と第２ＭＯＯＳＦＥＴのゲート閾値との差により活性化される第３ＭＯＳＦＥＴとを有することを特徴とする電流制限回路。
9. 負荷電流を制御する制御トランジスタのベース電流を制限する電流制限回路において、前記制御トランジスタのコレクター−エミッタ間の電位差を監視し、コレクター−エミッタ間の電位差が所定電圧以下になった低入力電圧時に当該制御トランジスタのベースに発生するベース増加電流の発生を制限する回路構成を有し、
   前記制御トランジスタのエミッタが入力電圧に接続されコレクターが出力電圧に接続されて負荷電流を負荷に供給し、当該入力電圧と当該出力電圧との電位差を監視して前記ベース増加電流の発生を制限する回路構成を有し、
   前記制御トランジスタに印加される前記入力電圧を監視し当該監視中の入力電圧が所定の閾値電圧以上である低入力電圧期間に活性化され、当該活性化時の入力電圧を次段に伝達する第１ＭＯＳＦＥＴと、前記制御トランジスタのエミッタに入力される入力電圧と第１ＭＯＯＳＦＥＴのゲート閾値との差により活性化されて前記出力電圧を検出し、当該検出した出力電圧を次段に伝達する第２ＭＯＳＦＥＴと、前記出力電圧と第２ＭＯＯＳＦＥＴのゲート閾値との差により活性化される第３ＭＯＳＦＥＴとを有することを特徴とする電流制限回路。
10. 負荷電流を制御する制御トランジスタのベース電流を制限する電流制限回路において、前記制御トランジスタのコレクター−エミッタ間の電位差を監視し、コレクター−エミッタ間の電位差が所定電圧以下になっている低入力電圧期間内に当該制御トランジスタのベースに発生するベース増加電流の発生を継続的に制限する回路構成を有し、
    前記制御トランジスタのエミッタが入力電圧に接続されコレクターが出力電圧に接続されて負荷電流を負荷に供給し、当該入力電圧と当該出力電圧との電位差を監視して前記ベース増加電流の発生を制限する回路構成を有し、
    前記制御トランジスタに印加される前記入力電圧を監視し当該監視中の入力電圧が所定の閾値電圧以上である低入力電圧期間に活性化され、当該活性化時の入力電圧を次段に伝達する第１ＭＯＳＦＥＴと、前記制御トランジスタのエミッタに入力される入力電圧と第１ＭＯＯＳＦＥＴのゲート閾値との差により活性化されて前記出力電圧を検出し、当該検出した出力電圧を次段に伝達する第２ＭＯＳＦＥＴと、前記出力電圧と第２ＭＯＯＳＦＥＴのゲート閾値との差により活性化される第３ＭＯＳＦＥＴとを有することを特徴とする電流制限回路。
11. 前記ベース増加電流は、前記制御トランジスタのコレクター−エミッタ間の電位差の減少に起因するベース電流であることを特徴とする請求項９または１０に記載の電流制限回路。
12. 前記第１ＭＯＳＦＥＴは、ｐチャネルＭＯＳＦＥＴであって、ゲートとドレインが接続された状態で第２電流源及び前記第２ＭＯＳＦＥＴのゲートに接続されソースが入力電圧に接続された回路構成を有し、前記制御トランジスタに印加される前記入力電圧を監視し当該監視中の入力電圧がゲート閾値以上である低入力電圧期間に活性化され、当該活性化時の入力電圧を前記第２ＭＯＳＦＥＴのゲートに伝達し、前記第２ＭＯＳＦＥＴは、ｐチャネルＭＯＳＦＥＴであって、ゲートが前記第１ＭＯＳＦＥＴのドレインに接続されソースが出力電圧に接続されドレインが第３電流源及び前記第３ＭＯＳＦＥＴのゲートに並列に接続された回路構成を有し、前記第１ＭＯＳＦＥＴからの入力電圧がゲート閾値以上である低入力電圧期間に活性化されて第１ＭＯＳＦＥＴから伝達された出力電圧を前記第３ＭＯＳＦＥＴのゲートに伝達し、前記第３ＭＯＳＦＥＴは、ｎチャネルＭＯＳＦＥＴであって、ゲートが前記第２ＭＯＳＦＥＴのドレインに接続されドレインが前記制御トランジスタのベースに接続され、前記第２ＭＯＳＦＥＴの活性化の度合いに応じて活性化される第３ＭＯＳＦＥＴとを有することを特徴とする請求項１乃至１１に記載の電流制限回路。
13. 前記第２ＭＯＳＦＥＴがバックバイアス接続され、ｐチャネルＭＯＳＦＥＴのバックゲートが入力電圧にバイアスされた回路構成を有することを特徴とする請求項１２に記載の電流制限回路。
14. 負荷に供給される出力電圧を一定に保持する定電圧電源であるボルテージレギュレータにおいて、電流を与えられた際に当該電流の大きさに応じた出力電圧を生成する出力電圧設定用抵抗網と、前記出力電圧設定用抵抗網に制御電流を与えて当該出力電圧設定用抵抗網の出力ノードの電圧及び負荷に供給される出力電圧を一定電圧値に制御するための前記制御トランジスタと、前記制御トランジスタのベース電流を制限する前記電流制限回路と、第１電流源を用いて基準電圧を生成する基準電源と、前記基準電源からの基準電圧と前記出力ノード電圧との電圧差を検出して当該電圧差に基づく誤差信号を生成すると共に、当該誤差信号を前記制御トランジスタにフィードバックして負荷に供給される出力電圧を一定に保持する定電圧制御を促すフィードバックループを備えた誤差増幅器とを有することを特徴とする請求項１乃至１３のいずれか一項に記載の電流制限回路を用いたボルテージレギュレータ。
15. 前記誤差増幅器から出力される前記誤差信号または前記第３ＭＯＳＦＥＴから出力される前記ベース電流の制限にかかる制御信号を選択的に前記制御トランジスタのベースに伝達する第４ＭＯＳＦＥＴを有することを特徴とする請求項１４に記載のボルテージレギュレータ。
16. 前記第４ＭＯＳＦＥＴは、ｎチャネルＭＯＳＦＥＴであって、前記誤差増幅器からの前記誤差信号と前記第３ＭＯＳＦＥＴのドレインからの前記制御信号とがゲートに共通接続されると共に、ドレインが前記制御トランジスタのベースに接続されていることを特徴とする請求項１５に記載のボルテージレギュレータ。
17. 前記第４ＭＯＳＦＥＴは、低入力電圧期間に前記第３ＭＯＳＦＥＴから出力される前記制御信号を選択して前記制御トランジスタに伝達して当該制御トランジスタにおける前記ベース電流の制限制御を促し、当該低入力電圧期間以外に前記誤差増幅器からの前記誤差信号を選択して前記制御トランジスタに伝達して当該制御トランジスタにおける前記定電圧制御を促す回路構成を有することを特徴とする請求項１６に記載のボルテージレギュレータ。

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