JP2010097258A - 電源回路 - Google Patents

Abstract

【課題】簡易な回路構成で低消費電力で動作し、デバイス特性に依存せずに過電流を検出して出力電流を制限可能な過電流検出機能付きの電源回路を提供する。
【解決手段】出力電圧制御部１１とＰＮＰバイポーラトランジスタＱ１からなる出力制御部１と、過電流設定部２と、過電流検出部３と、抵抗Ｒ３と、コンデンサＣ１を備えている。過電流検出時に、過電流検出基準電流Ｉｒｅｆの電流量を過電流設定部２内のトランジスタＱ４をオフして減らすようにしたため、簡易な回路構成で出力電流Ｉｏｕｔを抑制することができる。特に、オペアンプの代わりにトランジスタＱ４で過電流検出基準電流Ｉｒｅｆの切替制御を行うため、オペアンプを用いるよりも回路面積を大幅に縮小できる。また、オペアンプの出力端子は全てトランジスタのゲートに接続されているので、過電流検出時の動作電流（消費電力）を抑えることができる。
【選択図】図１

Description

本発明は、過電流検出機能付き電源回路に関する。

デジタル回路やマイコン等を負荷とする電源回路では、負荷がショートした時のように、過電流が生じた場合に、負荷の焼損を防止するため、過電流を検出して負荷電流を制限する必要がある。

例えば、特許文献１は、過電流が生じた時に、出力電圧と出力電流を共に下げていく「フの字」特性をもった過電流検出機能付き電源回路を提案している。しかしながら、過電流検出点がデバイスのばらつきなどにより大きく変動するため、過電流検出精度が悪い。そのため、正しく過電流を検出できなかった場合、過大な負荷電流が流れ続けてしまうという問題がある。

また、特許文献２はデバイスのばらつきに依存せずに過電流を検出し、「フの字」特性を実現する過電流検出機能付き電源回路を提案している。しかしながら、オペアンプの出力端子をトランジスタのドレインに接続した回路構成であるため、過電流検出時の動作電流（消費電力）が非常に大きいという問題がある。さらに、オペアンプを用いることから、素子数が多くなり、回路面積が増大してしまうという問題もある。
特開２００８−０５２５１６号公報 特開２００６−１７８５３９号公報

本発明は、簡易な回路構成で低消費電力で動作し、デバイス特性に依存せずに過電流を検出して出力電流を制限可能な過電流検出機能付きの電源回路を提供するものである。

本発明の一態様によれば、入力された直流の電源電圧に基づいて、直流の出力電圧を生成する電源回路において、予め定めた電圧レベルの参照電圧ノードと第１の基準電圧ノードとの間に接続され第１の基準電流を流す第１の電流経路部と、前記参照電圧ノードと前記第１の基準電圧ノードとの間に接続され第２の基準電流を流す第２の電流経路部と、第２の基準電圧ノードと前記参照電圧ノードとの間に前記第１および第２の基準電流を合算した過電流検出基準電流を流す第３の電流経路部と、を有する過電流設定部と、前記過電流検出基準電流を超えないように出力電流をフィードバック制御し、前記出力電流が前記過電流検出基準電流に達する過電流が検出された場合には前記出力電流の電流制限を行う過電流検出部と、前記出力電圧の電圧レベルを制御する出力制御部と、を備え、前記第２の電流経路部は、前記過電流検出部により過電流が検出されると、前記第２の基準電流を遮断することを特徴とする電源回路が提供される。

本発明によれば、簡易な回路構成で低消費電力で動作し、デバイス特性に依存せずに過電流を検出して出力電流を制限できる。

以下、本発明に係る電源回路の実施形態について、図面を参照しながら具体的に説明する。

（第１の実施形態）
図１は本発明の第１の実施形態に係る電源回路の回路図である。図１の電源回路には、外部から電源電圧Ｖｉｎおよび参照電源電圧Ｖｒｅｆが入力され、後述する過電流が検出されるまでは一定電圧Ｖ０を出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力して負荷に供給する。例えば、Ｖｉｎ＝１１〜１２Ｖ、Ｖｒｅｆ＝１．２Ｖ、Ｖ０＝５Ｖであるが、電圧レベルは任意に変更してもよく、具体的な電圧レベルは問わない。図１の電源回路は、出力電流Ｉｏｕｔが、予め定めた負荷電流の最大値（制限電流Ｉｌｉｍｉｔ）を超え、過電流が検出された場合、出力電流Ｉｏｕｔを制限する過電流検出機能付きの電源回路である。

図１の電源回路は、出力電圧制御部１１とＰＮＰバイポーラトランジスタＱ１からなる出力制御部１と、過電流設定部２と、過電流検出部３と、抵抗Ｒ３と、コンデンサＣ１を備えている。

出力電圧制御部１１は、参照電源電圧Ｖｒｅｆに応じて、出力電圧Ｖｏｕｔが一定の電圧Ｖ０となるよう、過電流検出部３、抵抗Ｒ３およびトランジスタＱ１を介してフィードバック制御を行う。また、トランジスタＱ１は負荷へ供給する出力電流Ｉｏｕｔを生成する。

過電流設定部２は、出力電流Ｉｏｕｔが制限電流Ｉｌｉｍｉｔに達したか否かを判断するのに用いられる過電流検出基準電流Ｉｒｅｆを設定する。過電流設定部２は、参照電圧ノードＶ２１と接地端子（第１の基準電圧ノード）との間に接続され、第１の基準電流を流す第１の電流経路部２１０と、同じく参照電圧ノードＶ２１と接地端子との間に接続され第２の基準電流を流す第２の電流経路部２２０と、電源端子（第２の基準電圧ノード）Ｖｉｎと参照電圧ノードＶ２１との間に過電流検出基準電流Ｉｒｅｆを流す第３の電流経路部２３０とを有する。過電流検出部３は、過電流検出基準電流Ｉｒｅｆと出力電流Ｉｏｕｔを比較し、過電流が検出された場合、過電流設定部２内の第２の電流経路部２２０を遮断させて、過電流検出基準電流Ｉｒｅｆを減らし、これにより、出力電流Ｉｏｕｔの電流制限を行う。

出力電圧制御部１１は、出力端子ＯＵＴと接地端子との間に直列接続される抵抗Ｒ４，Ｒ５と、後述する過電流検出部３内のＮＭＯＳトランジスタＱ５のドレインと接地端子との間に接続されるＰＭＯＳトランジスタＱ２と、オペアンプＳ１を備えている。オペアンプＳ１の正入力端子には抵抗Ｒ４，Ｒ５の接続ノードが、負入力端子には参照電源端子がそれぞれ接続され、出力端子はトランジスタＱ２のゲートに接続されている。抵抗Ｒ４，Ｒ５により、出力端子ＯＵＴから出力される一定電圧Ｖ０の電圧レベルを調整することができる。

過電流設定部２は、オペアンプＳ３と上述した第１〜第３の電流経路部を備えている。第１の電流経路部２１０は、参照電圧ノードＶ２１と接地端子との間に接続される抵抗Ｒ７を有する。第２の電流経路部２２０は、参照電圧ノードＶ２１と接地端子との間に縦属接続される抵抗（インピーダンス素子）Ｒ６とＮＭＯＳトランジスタＱ４を有している。第３の電流経路部２３０は、電源端子Ｖｉｎと参照電圧ノードＶ２１との間に縦属接続される抵抗Ｒ２とＮＭＯＳトランジスタＱ３を有している。オペアンプＳ３の正入力端子には参照電源端子Ｖｒｅｆが、負入力端子にはトランジスタＱ３のソースがそれぞれ接続され、出力端子はトランジスタＱ３のゲートに接続されている。また、トランジスタＱ４のゲートには出力端子ＯＵＴが接続されている。

過電流設定部２は、トランジスタＱ４のゲートに入力されている出力電圧Ｖｏｕｔが一定電圧Ｖ０（Ｖｏｕｔ＝Ｖ０）であるとき、抵抗Ｒ２に流れる過電流検出基準電流Ｉｒｅｆによる抵抗Ｒ２での電圧降下（Ｉｒｅｆ＊Ｒ２）と、制限電流Ｉｌｉｍｉｔによる抵抗Ｒ１での電圧降下（Ｉｌｉｍｉｔ＊Ｒ１）が等しくなるように設定する。言い換えると、Ｉｒｅｆ＝Ｉｌｉｍｉｔ＊Ｒ１／Ｒ２となるよう設定する。例えば、Ｒ１／Ｒ２＝１／１００００とすると、過電流基準電流Ｉｒｅｆを制限電流Ｉｌｉｍｉｔの１／１００００にすることができ、低消費電力で動作させることができる。

図１から分かるように、抵抗Ｒ７に流れる第１の基準電流と、抵抗Ｒ６およびトランジスタＱ４のドレイン−ソース間に流れる第２の基準電流の和が電流検出基準電流Ｉｒｅｆであり、上述のようにＩｌｉｍｉｔ＊Ｒ１／Ｒ２と等しい。ここで、オペアンプＳ３は、イマジナリーショート（仮想接地）されており、オペアンプＳ３の負入力端子の電圧（参照電圧ノード）Ｖ２１は、正入力端子の電圧（参照電源電圧Ｖｒｅｆ）と等しくなる。つまり、オペアンプＳ３とトランジスタＱ３は、一定電圧Ｖｒｅｆを出力するボルテージフォロア２００として動作しており、抵抗Ｒ７には常に一定の第１の基準電流Ｖ２１／Ｒ７＝Ｖｒｅｆ／Ｒ７が流れる。よって、Ｖｏｕｔ＝Ｖ０のとき、抵抗Ｒ６およびトランジスタＱ４のドレイン−ソース間には、Ｉｌｉｍｉｔ＊Ｒ１／Ｒ２−Ｖｒｅｆ／Ｒ７の電流が流れる。

ここで、トランジスタＱ４は、抵抗Ｒ６に対して、オン抵抗が十分小さいトランジスタである。したがって、トランジスタＱ４がオンであれば、抵抗Ｒ６の両端にかかる電圧はほぼ参照電圧ノードＶ２１の電圧レベル（＝Ｖｒｅｆ）に等しく、Ｉｌｉｍｉｔ＊Ｒ１／Ｒ２＝Ｖｒｅｆ／Ｒ７＋Ｖｒｅｆ／Ｒ６の関係が成立する。

過電流検出部３は、オペアンプＳ２と、電源端子ＶｉｎとオペアンプＳ２の正入力端子の間に接続される抵抗Ｒ１と、オペアンプＳ２の出力端子がゲートに接続されたＮＭＯＳトランジスタＱ５を備えている。トランジスタＱ５のソースは、出力電圧制御部１１内のトランジスタＱ２のソースと接続されている。過電流検出部３は、抵抗Ｒ１に流れる電流が、抵抗Ｒ２に流れる過電流検出基準電流ＩｒｅｆのＲ２／Ｒ１倍を超えるか否かを検出する。

また、コンデンサＣ１は、出力端子ＯＵＴと接地端子の間に接続されており、抵抗Ｒ３は、オペアンプＳ２の正入力端子とトランジスタＱ５のドレインの間に接続されている。さらに、トランジスタＱ１のベースはトランジスタＱ５のドレインに接続されている。コンデンサＣ１はバイパスコンデンサである。このコンデンサＣ１の役割は、トランジスタＱ１を流れる電流が急激な負荷電流Ｉｌｏａｄの変動に追随できない場合、コンデンサＣ１の電荷を充放電させて、出力電圧Ｖｏｕｔを安定させることである。

図１の電源回路うち、少なくとも抵抗Ｒ１、トランジスタＱ１、コンデンサＣ１以外は同一の半導体基板上に形成されている。また、抵抗Ｒ１、トランジスタＱ１、コンデンサＣ１は、同一の半導体基板上にあってもよいし、外部にあってもよい。特に、抵抗Ｒ１とトランジスタＱ１は、出力電流Ｉｏｕｔが小さい場合は、容易に同一の半導体基板上に形成可能である。

図２は、図１の電源回路の出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの関係の一例を示す図である。横軸は出力電流Ｉｏｕｔ、縦軸は出力電圧Ｖｏｕｔである。以下、図２を参照しながら、図１の電源回路の動作を説明する。

出力電流Ｉｏｕｔが次第に増大しても、制限電流Ｉｌｉｍｉｔに達するまでの期間（定常状態）は、図２の（ａ）に示すように、出力電圧Ｖｏｕｔは一定電圧Ｖ０を維持する。以下、この（ａ）の期間の動作をより詳しく説明する。出力電流Ｉｏｕｔが制限電流Ｉｌｉｍｉｔ以下である場合、Ｉｒｅｆ（＝Ｉｌｉｍｉｔ＊Ｒ１／Ｒ２）＞Ｉｏｕｔであり、抵抗Ｒ１による電圧降下よりも抵抗Ｒ２による電圧降下の方が大きいため、オペアンプＳ２の正入力端子の電圧Ｖ３１（＝Ｖｉｎ−Ｉｏｕｔ＊Ｒ１）は、負入力端子の電圧Ｖ３２（＝Ｖｉｎ−Ｉｒｅｆ＊Ｒ２＝Ｖｉｎ−Ｉｌｉｍｉｔ＊Ｒ１）より高い。よってオペアンプＳ２の出力電圧Ｖ３３は高くなって、ほぼオペアンプＳ２の電源電圧に等しくなり、トランジスタＱ５はオンする。出力電流Ｉｏｕｔが制限電流Ｉｌｉｍｉｔを超えない範囲で変動しても、Ｖ３２＞Ｖ３１の関係が維持されて、トランジスタＱ５はオン状態を維持する。これにより、トランジスタＱ５はトランジスタＱ１のベース電流を引き込んで、トランジスタＱ１のエミッタ−コレクタを通って出力電流Ｉｏｕｔが流れ、制限電流Ｉｌｉｍｉｔ以下の負荷電流を供給する。

負荷電流Ｉｌｏａｄは、負荷の大きさに応じて変動し、負荷が大きければ、負荷電流Ｉｌｏａｄは増大する。負荷電流Ｉｌｏａｄが急激に増大すると、出力電圧Ｖｏｕｔは一時的に低下する。出力電圧制御部１１内の抵抗Ｒ４，Ｒ５は、出力電圧Ｖｏｕｔを抵抗分圧してオペアンプＳ１の正入力端子に与えるので、オペアンプＳ１の正入力端子の電圧Ｖ１１も低下し、オペアンプＳ１の出力電圧Ｖ１２は低下する。したがって、出力電圧Ｖｏｕｔが低下すると、オペアンプＳ１の出力電圧Ｖ１２も低下し、トランジスタＱ２はオンする方向に動作する。上述したように、定常状態では、トランジスタＱ５はオンしており、トランジスタＱ１のベース電流をより多く引き込むことになる。これにより、トランジスタＱ１のエミッタ−コレクタ間を流れる出力電流Ｉｏｕｔが増大して、十分な負荷電流Ｉｌｏａｄを供給する。このように、負荷電流Ｉｌｏａｄが急激に増大すると、負荷電流Ｉｌｏａｄを増やすような制御が行われる。

また、負荷電流Ｉｌｏａｄが急激に増大すると、一時的に出力電圧Ｖｏｕｔが低下するが、負荷電流Ｉｌｏａｄを補うために、コンデンサＣ１の蓄積電荷が放電されて、負荷電流Ｉｌｏａｄの一部となる。これとともに、コンデンサＣ１に電荷を再充電すべく、出力電流Ｉｏｕｔの一部がコンデンサＣ１に流れて、コンデンサＣ１に電荷が蓄積されるとともに、出力電圧Ｖｏｕｔが上昇する。

このように、出力電流Ｉｏｕｔが制限電流Ｉｌｉｍｉｔを超えない範囲では、出力電圧Ｖｏｕｔは常に一定電圧Ｖ０になるような制御が行われる。出力電圧Ｖｏｕｔの電圧レベルは、出力電圧制御部１１内の抵抗Ｒ４，Ｒ５の抵抗比により決まる。すなわち、オペアンプＳ１は、イマジナリーショートされており、正入力端子の電圧Ｖ１１は、負入力端子の電圧Ｖｒｅｆと等しい。よって、Ｖｏｕｔ＝Ｖｒｅｆ＊（Ｒ４＋Ｒ５）／Ｒ５であり、抵抗Ｒ４，Ｒ５の抵抗比によって、一定電圧Ｖ０（例えば５Ｖ）を得ることができる。

一方、負荷電流Ｉｌｏａｄが急増して、出力電流Ｉｏｕｔが制限電流Ｉｌｉｍｉｔに達すると、図２の（ｂ）（ｃ）に示すように、出力電圧Ｖｏｕｔが下がるとともに、コンデンサＣ１の蓄積電荷が放電する。

出力電圧Ｖｏｕｔの低下により、過電流設定部２内のトランジスタＱ４がオフし、抵抗Ｒ６からトランジスタＱ４を通って接地端子に向かう第２の電流経路部２２０が遮断され、結果として、過電流検出基準電流Ｉｒｅｆが減少する。これにより、電圧Ｖ３２が上昇する。また、出力電流Ｉｏｕｔが最大電流Ｉｌｉｍｉｔに達すると、抵抗Ｒ１の電圧降下が大きくなって、電圧Ｖ３１が低下する。このため、Ｖ３２＞Ｖ３１となって、オペアンプＳ２の出力電圧Ｖ３３が低下する。これにより、トランジスタＱ５がオフする方向に動作し、トランジスタＱ１のベース電流を引き込む量が減って、トランジスタＱ１のエミッタ−コレクタ間を流れる出力電流Ｉｏｕｔは減少する。これが、図２の（ｃ）の領域である。

このように、出力電流Ｉｏｕｔが制限電流Ｉｌｉｍｉｔに達すると、出力電流Ｉｏｕｔを下げるような動作が行われる。

図１の回路は、過電流設定部２において、過電流検出基準電流Ｉｒｅｆの一部を流す第２の電流経路部２２０内にトランジスタＱ４を設けて、このトランジスタＱ４のオン・オフにより、過電流検出基準電流Ｉｒｅｆの大きさを瞬時に切替えられるようにしている。すなわち、出力電流Ｉｏｕｔが制限電流Ｉｌｉｍｉｔに達する過電流領域では、トランジスタＱ４をオフにして、電圧Ｖ３２を上昇させて、オペアンプＳ２の出力電圧Ｖ３３を迅速に下げている。これにより、過電流検出時の出力電流Ｉｏｕｔの制限を行うことができる。

過電流検出時に、いわゆるフの字特性を持たせようとすると、出力電圧Ｖｏｕｔの電圧レベルに応じて電圧Ｖ３２を徐々に増大させる等の制御が必要となり、図１の回路に加え、オペアンプやトランジスタなどを用いた回路規模の大きい制御用の回路部品が必要となり、回路部品数が増えてしまう。これに対して、本実施形態では、図１のトランジスタＱ４と抵抗Ｒ６だけで、過電流検出基準電流Ｉｒｅｆの調整ができるため、簡易な回路構成で、過電流検出時の出力電流Ｉｏｕｔの制限が可能となる。

このように、第１の実施形態では、過電流検出時に、過電流検出基準電流Ｉｒｅｆの電流量をトランジスタＱ４をオフして減らすようにしたため、簡易な回路構成で出力電流Ｉｏｕｔを抑制することができる。特に、本実施形態では、オペアンプの代わりにトランジスタＱ４で過電流検出基準電流Ｉｒｅｆの切替制御を行うため、オペアンプを用いるよりも回路面積を大幅に縮小できる。また、オペアンプの出力端子は全てトランジスタのゲートに接続されているので、過電流検出時の動作電流（消費電力）を抑えることができる。

（第２の実施形態）
第２の実施形態は、図１の過電流設定部２内の第２の電流経路部２２０の構成を変えた電源回路に係るものである。

図３は本発明の第２の実施形態に係る電源回路の回路図である。図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。

図３の電源回路は、過電流設定部２内の第２の電流経路部２２０の回路構成が図１と異なっている。図３の第２の電流経路部２２０は、参照電圧ノードＶ２１と接地端子との間に縦続接続されたＮＭＯＳトランジスタＱ４と抵抗Ｒ６を備えている。つまり、図１と比較すると、抵抗Ｒ６とトランジスタＱ４の接続順を逆にした構成となっている。

本実施形態でも、トランジスタＱ４は、抵抗Ｒ６に対して、オン抵抗が十分小さいトランジスタを用いる。したがって、トランジスタＱ４がオンであれば、トランジスタＱ４のソースの電圧Ｖ２２は、ほぼ参照電圧ノードＶ２１の電圧レベル（＝Ｖｒｅｆ）に等しく、抵抗Ｒ６の両端にかかる電圧Ｖ２２は、ほぼ参照電源電圧Ｖｒｅｆに等しい（Ｖ２２＝Ｖｒｅｆ）。

図４は、図３の電源回路の出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの関係の一例を示す図である。以下、図４を参照しながら、図３の電源回路の動作を説明する。

出力電流Ｉｏｕｔが次第に増大しても、制限電流Ｉｌｉｍｉｔに達するまでの期間（定常状態）は、図４の（ａ）に示すように、出力電圧Ｖｏｕｔは一定電圧Ｖ０を維持する。

負荷電流Ｉｌｏａｄが急増して、出力電流Ｉｏｕｔが制限電流Ｉｌｉｍｉｔに達すると、図４の（ｂ）（ｃ）に示すように、出力電圧Ｖｏｕｔが下がるとともに、コンデンサＣ１の蓄積電荷が放電する。

出力電圧Ｖｏｕｔの低下により、過電流設定部２内のトランジスタＱ４がオフし、トランジスタＱ４から抵抗Ｒ６を通って接地端子に向かう第２の電流経路部２２０が遮断され、過電流検出基準電流Ｉｒｅｆが減少する。その結果出力電流Ｉｏｕｔは減少する。

以上の動作原理は図１の電源回路と同様であるが、トランジスタＱ４がオフする出力電圧Ｖｏｕｔの条件が図１の電源回路と異なっている。図１の電源回路では、トランジスタＱ４のソースは接地端子に接続されているため、出力電圧ＶｏｕｔがトランジスタＱ４の閾値電圧Ｖｔｈを下回るとトランジスタＱ４がオフする。一方、図３の電源回路では、上述のようにトランジスタＱ４のソース電圧Ｖ２２は参照電源電圧Ｖｒｅｆに略等しいため、トランジスタＱ４のゲート−ソース電圧（Ｖｏｕｔ−Ｖｒｅｆ）がトランジスタＱ４の閾値電圧Ｖｔｈを下回ると、つまり、出力電圧Ｖｏｕｔが（Ｖｒｅｆ＋Ｖｔｈ）を下回ると、トランジスタＱ４はオフする。これが、図４の（ｃ）の領域である。図２の（ｃ）と比較すれば明らかなように、出力電圧Ｖｏｕｔがより高い電圧レベルで出力電流Ｉｏｕｔが減り始める。

このように、第２の実施形態では、過電流設定部２の抵抗Ｒ６とトランジスタＱ４の接続順を入れ替えた構成としたため、第１の実施形態の効果に加えて、第１の実施形態より出力電圧Ｖｏｕｔが高い電圧から出力電流Ｉｏｕｔを小さくすることができ、出力電流Ｉｏｕｔの過電流状態をより迅速に解消できる。

（第３の実施形態）
第１および第２の実施形態は、オペアンプＳ３を用いてボルテージフォロア２００を構成していたが、以下に説明する第３の実施形態は、バイポーラトランジスタを用いてボルテージフォロアを構成することを特徴とする。

図５は本発明の第３の実施形態に係る電源回路の回路図である。図３と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。

図５の電源回路は、過電流設定部２内のボルテージフォロア２０１の回路構成が図３と異なっている。図５のボルテージフォロア２０１は、電流源５１と接地端子との間に接続され、ベースが参照電圧端子Ｖｒｅｆに接続されたＰＮＰバイポーラトランジスタＱ６と、抵抗Ｒ２と抵抗Ｒ７との間に接続され、ベースがトランジスタＱ６のエミッタに接続されたＮＰＮバイポーラトランジスタＱ７とを備えている。電流源５１は、例えば抵抗である。

図３と同じく、参照電圧ノードＶ２１の電圧レベルは参照電源電圧Ｖｒｅｆとほぼ等しい。なぜなら、トラジスタＱ６，Ｑ７にはおよそ０．７Ｖのベース−エミッタ間電圧が発生している。よって、トランジスタＱ６のエミッタ電圧（トランジスタＱ７のベース電圧）Ｖ２３はＶｒｅｆ＋０．７Ｖ、トランジスタＱ７のエミッタ（参照電圧ノード）電圧Ｖ２１はＶ２３−０．７＝Ｖｒｅｆ＋０．７−０．７＝Ｖｒｅｆである。

以上のように、ボルテージフォロア２０１は図３におけるボルテージフォロア２００と同様に、出力ノード（参照電圧ノード）Ｖ２１を参照電圧Ｖｒｅｆと略等しい電圧にする。また、ボルテージフォロア２０１以外の回路構成は図３と同様である。よって、図５の電源回路は図３の電源回路と同様に、図４のような特性の過電流制限を行う。ボルテージフォロア２０１は、２個のトランジスタＱ６，Ｑ７だけで構成され、図３のボルテージフォロア２００のようにオペアンプＳ３を必要としないため、回路面積を大幅に縮小できる。

なお、本実施形態では、図３の電源回路において、ボルテージフォロア２００を置換する例を示したが、図１の電源回路において、同様の置換を施してもよい。この場合、図１の電源回路と同様に、図２のような特性の回路動作となる。

このように、第３の実施形態では、第１および第２の実施形態の効果に加えて、過電流設定部２内のボルテージフォロア２０１を、多数のトランジスタ等を用いて構成されているオペアンプＳ３を用いずに、２つのトランジスタＱ６，Ｑ７を用いて構成するため、さらに回路面積を縮小でき、その分消費電力も抑制できる。

また、図１や図３、図５の電源回路は一例に過ぎず、種々の変形が可能である。例えば、少なくとも一部のＭＯＳトランジスタを、バイポーラトランジスタで置き換えたり、バイポーラトランジスタをＭＯＳトランジスタで置き換えたりしてもてもよいし、抵抗を他のインピーダンス素子で置き換えてもよい。また、トランジスタの導電型を逆にし、それに応じて電源端子と接地端子の接続位置を逆にした電源回路を構成してもよい。この場合も基本的な動作原理は同じである。

上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態には限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

本発明の第１の実施形態に係る電源回路の回路図。 図１の電源回路の出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの関係の一例を示す図。 本発明の第２の実施形態に係る電源回路の回路図。 図３の電源回路の出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの関係の一例を示す図。 本発明の第３の実施形態に係る電源回路の回路図。

符号の説明

１ 出力制御部
２ 過電流設定部
３ 過電流検出部
２００，２０１ ボルテージフォロア
２１０ 第１の電流経路部
２２０ 第２の電流経路部
２３０ 第３の電流経路部
Ｒ６ 抵抗
Ｑ４ ＮＭＯＳトランジスタ（過電流設定トランジスタ）
Ｖ２１ 参照電圧ノード

Claims (5)

1. 入力された直流の電源電圧に基づいて、直流の出力電圧を生成する電源回路において、
   予め定めた電圧レベルの参照電圧ノードと第１の基準電圧ノードとの間に接続され第１の基準電流を流す第１の電流経路部と、前記参照電圧ノードと前記第１の基準電圧ノードとの間に接続され第２の基準電流を流す第２の電流経路部と、第２の基準電圧ノードと前記参照電圧ノードとの間に前記第１および第２の基準電流を合算した過電流検出基準電流を流す第３の電流経路部と、を有する過電流設定部と、
   前記過電流検出基準電流を超えないように出力電流をフィードバック制御し、前記出力電流が前記過電流検出基準電流に達する過電流が検出された場合には前記出力電流の電流制限を行う過電流検出部と、
   前記出力電圧の電圧レベルを制御する出力制御部と、を備え、
   前記第２の電流経路部は、前記過電流検出部により過電流が検出されると、前記第２の基準電流を遮断することを特徴とする電源回路。
2. 前記参照電圧ノードと略同一の電圧レベルの参照電圧が入力される入力端子と、前記参照電圧ノードに接続される出力端子とを有するボルテージフォロアを備え、
   前記第２の電流経路部は、前記参照電圧ノードと前記第１の基準電圧ノードとの間に任意の順で直列接続されたインピーダンス素子および過電流設定トランジスタを有し、
   前記過電流設定トランジスタは、前記出力電圧によりオン・オフ制御されることを特徴とする請求項１に記載の電源回路。
3. 前記過電流設定トランジスタは、前記出力電流が前記過電流検出基準電流に達して、前記出力電圧が所定の電圧レベルまで低下したときにオフして、前記第２の基準電流を遮断することを特徴とする請求項２に記載の電源回路。
4. 前記第２の電流経路部は、
   前記インピーダンス素子は、一端が前記参照電圧ノードに接続され、
   前記過電流設定トランジスタは、前記インピーダンス素子の他端と前記第１の基準電圧ノードとの間に接続されることを特徴とする請求項２または３に記載の電源回路。
5. 前記第２の電流経路部は、
   前記インピーダンス素子は、一端が前記第１の基準電圧ノードに接続され、
   前記過電流設定トランジスタは、前記インピーダンス素子の他端と前記参照電圧ノードとの間に接続されることを特徴とする請求項２または３に記載の電源回路。

Images