JP2010282432A - レギュレータ回路 - Google Patents
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Abstract
【課題】突入電流を抑制する回路規模の小さい制御回路を有するレギュレータ回路を提供する。
【解決手段】ソースが電圧入力端子11に接続され、ドレインが電圧出力端子12に接続された第1MOSトランジスタM1と、ソース、ドレインが第1MOSトランジスタM1のソース、ドレインに接続され、オン抵抗が第1MOSトランジスタM1より低い第2MOSトランジスタM2と、ソースが第2MOSトランジスタM2のドレインに接続され、ドレインが電圧出力端子12に接続された第3MOSトランジスタM3とを有する出力回路13と、分圧回路14と、入力端子が分圧回路14の分圧点、基準電圧源15に接続され、出力端子が第1、第2MOSトランジスタM1、M2のゲートに接続された差動増幅回路16と、入力端子が電圧出力端子12に接続され、出力端子が第3MOSトランジスタM3のゲートに接続されたインバータ17と、を具備する。
【選択図】図1
【解決手段】ソースが電圧入力端子11に接続され、ドレインが電圧出力端子12に接続された第1MOSトランジスタM1と、ソース、ドレインが第1MOSトランジスタM1のソース、ドレインに接続され、オン抵抗が第1MOSトランジスタM1より低い第2MOSトランジスタM2と、ソースが第2MOSトランジスタM2のドレインに接続され、ドレインが電圧出力端子12に接続された第3MOSトランジスタM3とを有する出力回路13と、分圧回路14と、入力端子が分圧回路14の分圧点、基準電圧源15に接続され、出力端子が第1、第2MOSトランジスタM1、M2のゲートに接続された差動増幅回路16と、入力端子が電圧出力端子12に接続され、出力端子が第3MOSトランジスタM3のゲートに接続されたインバータ17と、を具備する。
【選択図】図1
Description
本発明は、レギュレータ回路に関する。
レギュレータ回路は、電源と負荷との間に出力電圧調整用のブーストトランジスタを直列に接続し、ブーストトランジスタの導通を制御することにより、一定の出力電圧を負荷に供給している。
ブーストトランジスタには、電圧で制御可能で、オン抵抗が低く、高効率なパワーMOSトランジスタが広く用いられている。しかし、MOSトランジスタはオン抵抗が低いために、電源投入時に容量性の負荷を充電する突入電流が流れてしまう問題があった。突入電流が過大になると、メタル配線のマイグレーションや、電源の過電流保護回路が作動して不具合が発生する恐れがある。
従来、電源投入時の突入電流を抑制するための制御回路を有するレギュレータ回路が知られている(例えば、特許文献1または特許文献2参照。)。
特許文献1に開示されたレギュレータ回路は、並列接続されているオン抵抗の大きいMOSトランジスタQ1と、オン抵抗の小さいMOSトランジスタQ2とを有し、まずオン抵抗の大きいMOSトランジスタQ1がオンし、所定時間経過後に、オン抵抗の小さいMOSトランジスタQ2が更にオンするように制御している。
然しながら、特許文献1に開示されたレギュレータ回路は、MOSトランジスタQ1、およびMOSトランジスタQ2を、時間差をもってオンさせるゲート電圧を発生させるために、カウンタ回路、切換えスイッチなどの回路規模の大きな制御回路を必要としているので、半導体チップに占める制御回路の占有面積が大きくなり、チップサイズの縮小が妨げられるという問題がある。
更に、突発的に出力電圧が大きく低下した場合、制御回路は電源投入時に動作するように設定されているので、容量性負荷が再充電されるときに生じる突入電流に対しては効果を奏しないという問題がある。
特許文献2に開示されたレギュレータ回路は、2つの出力状態を検出する電圧検出コンパレータと、コンパレータの比較結果に基づく電流を出力する第1のアンプ回路と、第1のアンプ回路より電流容量が小さい第2のアンプ回路とを有し、電圧検出コンパレータから出力される検出結果に基づいていずれか一方のアンプ回路を駆動している。
特許文献2に開示されたレギュレータ回路は、2つのアンプ回路を有しているので、特許文献1に開示されたレギュレータ回路と同様に回路規模が大きくなり、チップサイズの縮小が妨げられるという問題がある。
本発明は、突入電流を抑制する回路規模の小さい制御回路を有するレギュレータ回路を提供する。
本発明の一態様のレギュレータ回路は、第1電極が電圧入力端子に接続され、第2電極が電圧出力端子に接続された第1絶縁ゲート電界効果トランジスタと、第1電極および第2電極が前記第1絶縁ゲート電界効果トランジスタの第1電極および第2電極にそれぞれ接続され、オン抵抗が前記第1絶縁ゲート電界効果トランジスタより低い第2絶縁ゲート電界効果トランジスタと、第1電極が前記第2絶縁ゲート電界効果トランジスタの第2電極に接続され、第2電極が前記出力端子に接続された第3絶縁ゲート電界効果トランジスタとを有する出力回路と、一端が前記電圧出力端子に接続され、他端が基準電位に接続され、前記電圧出力端子の電圧を分圧する分圧回路と、一方の入力端子が前記分圧回路の分圧点に接続され、他方の入力端子が基準電圧源に接続され、出力端子が前記第1および第2絶縁ゲート電界効果トランジスタの制御電極に接続された差動増幅回路と、入力端子が前記電圧出力端子に接続され、出力端子が前記3絶縁ゲート電界効果トランジスタの制御電極に接続されたインバータと、を具備することを特徴としている。
本発明によれば、突入電流を抑制する回路規模の小さい制御回路を有するレギュレータ回路を提供する。
以下、本発明の実施例について図面を参照しながら説明する。
本発明の実施例に係るレギュレータ回路について、図1乃至図3を用いて説明する。図1は本実施例のレギュレータ回路を示す回路図、図2はレギュレータ回路の動作を説明するための図、図3はレギュレータ回路の動作範囲を説明するための図である。
図1に示すように、本実施例のレギュレータ回路10は、ソース(第1電極)が電圧入力端子11に接続され、ドレイン(第2電極)が電圧出力端子12に接続されたPチャネルの第1絶縁ゲート電界効果トランジスタM1と、ソースおよびドレインが第1絶縁ゲート電界効果トランジスタM1のソースおよびドレインにそれぞれ接続され、オン抵抗が第1絶縁ゲート電界効果トランジスタM1より低いPチャネルの第2絶縁ゲート電界効果トランジスタM2と、ソースが第2絶縁ゲート電界効果トランジスタM2のドレインに接続され、ドレインが電圧出力端子12に接続されたPチャネルの第3絶縁ゲート電界効果トランジスタM3と、を有する出力回路13を具備している。
更に、レギュレータ回路10は、一端が電圧出力端子12に接続され、他端が基準電位GNDに接続され、電圧出力端子12の電圧を分圧する分圧回路14と、一方の入力端子が分圧回路14の分圧点14aに接続され、他方の入力端子が基準電圧源15に接続され、出力端子が第1および第2絶縁ゲート電界効果トランジスタM1、M2のゲート(制御電極)に接続された差動増幅回路16と、入力端子17aが電圧出力端子12に接続され、出力端子17bが第3絶縁ゲート電界効果トランジスタM3のゲートに接続されたインバータ17と、を具備している。以後、絶縁ゲート電界効果トランジスタがMOS(Metal Oxide Semiconductor)トランジスタであるとして説明する。
電圧入力端子11には直流電源(図示せず)、例えば入力電圧Vccが3Vの乾電池が接続されている。電圧出力端子12には負荷、例えば出力電圧Voutを安定化するためのキャパシタC1と動作電圧が1.5Vの集積回路(図示せず)を用いた電子機器が接続されている。
更に、電圧出力端子12とMOSトランジスM1、M2のゲートとの間にレギュレータ回路10の発振を防止するための位相補償用のキャパシタC2が接続されている。
更に、電圧出力端子12とMOSトランジスM1、M2のゲートとの間にレギュレータ回路10の発振を防止するための位相補償用のキャパシタC2が接続されている。
出力回路13の第1乃至第3MOSトランジスタM1、M2、M3は、例えばトレンチゲートを有する縦型MOSトランジスタである。第1MOSトランジスタM1はオン抵抗が高く、第2MOSトランジスタM2は第1MOSトランジスタM1よりオン抵抗が低くなるように設計されている。
第3MOSトランジスタM3は、第2MOSトランジスタM2を有効または無効にするためのスイッチであり、第2MOSトランジスタM2より更にオン抵抗が低くなるように設計されている。
出力回路13は、無負荷時においても第1乃至第3MOSトランジスタM1、M2、M3が動作するのに必要な電流を流すための定電流源18を介して基準電位GNDに接続されている。
第3MOSトランジスタM3は、第2MOSトランジスタM2を有効または無効にするためのスイッチであり、第2MOSトランジスタM2より更にオン抵抗が低くなるように設計されている。
出力回路13は、無負荷時においても第1乃至第3MOSトランジスタM1、M2、M3が動作するのに必要な電流を流すための定電流源18を介して基準電位GNDに接続されている。
分圧回路14は、直列接続された抵抗R1、R2を有し、抵抗R1、R2の接続ノード14aである分圧点から、出力電圧Voutを分圧して帰還電圧Vfbを出力する。
基準電圧源15は、例えば一端が電圧入力端子11に接続され、他端が基準電位GNDに接続され、入力電圧Vccから生成された出力電圧が1.25Vのバンドギャップ電圧を基準電圧Vrefとして出力するバンドギャップ電圧源である。
基準電圧源15は、例えば一端が電圧入力端子11に接続され、他端が基準電位GNDに接続され、入力電圧Vccから生成された出力電圧が1.25Vのバンドギャップ電圧を基準電圧Vrefとして出力するバンドギャップ電圧源である。
差動増幅回路16は、電圧入力端子12と基準電位GNDとの間に接続され、一対のNチャネルのMOSトランジスタN1、N2と、PチャネルのMOSトランジスタP1、P2を有するカレントミラー回路と、カレントミラー回路を定電流で駆動するための定電流源19とを備えた、所謂カレントミラー型の差動増幅回路である。
差動増幅回路16において、MOSトランジスタN1のゲートが反転入力端子(−)であり、MOSトランジスタN2のゲートが非反転入力端子(+)であり、MOSトランジスタN1のドレインとMOSトランジスタP1のドレインとの接続ノード16aが出力端子である。
インバータ17は、Pチャネルの第4MOSトランジスタM4と、Nチャネルの第5MOSトランジスタM5とを有するCMOSインバータである。第4MOSトランジスタM4のゾースが電圧入力端子11に接続され、ドレインが第5MOSトランジスタM5のドレインに接続され、ゲートが第5MOSトランジスタM5のゲートに接続されている。第5MOSトランジスタM5のソースは基準電位GNDに接続されている。
レギュレータ回路10は、定常動作時においては、出力回路13と、分圧回路14と、差動増幅回路16とにより、出力電圧Voutを分圧した帰還電圧Vfbが基準電圧Vrefに等しくなるように、第1および第2MOSトランジスタM1、M2のゲート電圧を調節して第1および第2MOSトランジスタM1、M2の導通を制御し、一定の出力電圧Voutを負荷に供給している。
次に、レギュレータ回路10の電源投入時の動作について説明する。図2はレギュレータ回路10の動作を説明するための図である。
図2に示すように、電源投入直後(t0)は、出力電圧Voutは基準電位GND(Lレベル)にあり、帰還電圧Vfbは基準電圧Vrefより小さいので、差動増幅回路16により、第1、第2MOSトランジスタM1、M2のゲートがHレベルになるので、第1、第2MOSトランジスタM1、M2がオンする。
図2に示すように、電源投入直後(t0)は、出力電圧Voutは基準電位GND(Lレベル)にあり、帰還電圧Vfbは基準電圧Vrefより小さいので、差動増幅回路16により、第1、第2MOSトランジスタM1、M2のゲートがHレベルになるので、第1、第2MOSトランジスタM1、M2がオンする。
第1MOSトランジスタM1のオン抵抗Ron1は第2MOSトランジスタM2のオン抵抗Ron2より高いので、第1MOSトランジスタM1からの電流I1は第2MOSトランジスタM2からの電流I2より小さい(Ron1>Ron2、I1<I2)。
インバータ17の入力もLレベルなので、第4MOSトランジスタM4がオンし、第5MOSトランジスタM5がオフし、インバータ17の出力はHレベルになり、第3MOSトランジスタM3がオフされる。
その結果、第2MOSトランジスタM2からの電流I2は遮断され、第1MOSトランジスタM1からの電流I1のみが負荷に供給されるので、実線31に示すように出力電圧Voutは第1MOSトランジスタM1のオン抵抗Ron1とキャパシタC1とのCR時定数に応じて立ち上がり始める。
このとき、レギュレータ回路10には、実線32に示すように定電流源18からの電流I18と定電流源19からの定電流I19とに、負荷に供給される第1MOSトランジスタM1からの電流I1が加算された電流(I1+I18+I19)が流れる。
出力電圧Voutが上昇し、時間t1で第5MOSトランジスタM5のしきい値Vth5、例えば0.8Vを超えると、第4MOSトランジスタM4と第5MOSトランジスタM5が共にオンする。第5トランジスタM5のオン抵抗Ron5が第4MOSトランジスタM4のオン抵抗Ron4に比べて十分大きく(Ron5≫Ron4)、第3MOSトランジスタM3のゲート電圧は第3MOSトランジスタのしきい値を超えないので第3MOSトランジスタM3はオフされている。
さらに出力電圧Voutが上昇すると、第4MOSトランジスタM4のオン抵抗Ron4は小さくなり、第5MOSトランジスタM5のオン抵抗Ron5は大きくなる。このため第3MOSトランジスタM3のゲート電圧は出力電圧Voutの上昇に伴い、引き下げられる。
このとき、レギュレータ回路10には、実線33に示すようにインバータ17を流れる電流I17が加算された電流(I1+I17+I18+I19)が流れる。
出力電圧Voutが上昇し、時間t2で第3トランジスタM3のゲート電圧が入力電圧Vccと第3MOSトランジスタM3のしきい値の絶対値Vth3の差(Vcc−Vth3)を下回ると、第3MOSトランジスタM3がオンするので、第2MOSトランジスタM2が有効になり、第2MOSトランジスタM2からの電流I2が負荷に供給される。
このとき、レギュレータ回路10には、実線34に示すように第3トランジスタM3を過渡的に流れる電流I3が加算された電流が流れる。その後負荷状態に応じた電流、例えばキャパシタC1が満充電状態で無負荷状態の場合は、実線35に示すように定電流源18、19からの電流(I18+I19)が流れる。
出力電圧Voutは上述したように、差動増幅回路16により帰還電圧Vfbが基準電圧Vrefに等しくなるように帰還制御されるので、定格値36に保持される。
これにより、出力電圧Voutが定格値36の直前までオン抵抗の高い第1MOSトランジスタM1により出力電圧Voutが緩やかに上昇し、出力電圧Voutが定格値36の直前でオン抵抗の低い第2MOSトランジスタM2が動作するので、出力電圧Voutが定格値36に至る直前まで突入電流を抑制し、定格値36に至ると所定の電流(I1+I2)を負荷に供給することが可能である。
図3はレギュレータ回路10の動作範囲を説明するための図である。図3に示すように、第4MOSトランジスタM4のしきい値の絶対値Vth4が、入力電圧Vccと出力電圧Voutとの差より大きい第1領域(Vth4>Vcc−Vout)のとき、即ち、インバータ17の出力がHレベルからLレベルに完全に反転した場合、第4MOSトランジスタM4がオフになり、第5MOSトランジスタM5がオンになるので、第3トランジスタが常にオンしている領域である。
一方、第4MOSトランジスタM4のしきい値の絶対値Vth4が、入力電圧Vccと出力電圧Voutとの差より小さい第2領域(Vth4<Vcc−Vout<Vth5)のとき、即ち、インバータ17の出力がHレベルからLレベルに不完全に反転した場合、第4MOSトランジスタM4および第5MOSトランジスタM5がともにオン状態になり、第3MOSとVth5とVcc−Vth4との間の出力電圧Voutが得られる。
このとき、第5MOSトランジスタM5のオン抵抗Ron5を第4MOSトランジスタM4のオン抵抗Ron4より大きくすることにより、第3MOSトランジスタM3をオンさせるのに十分なインバータ17の出力レベルを確保し、且つ過大な貫通電流を抑制することができる。
更に、第4MOSトランジスタM4のオン抵抗Ron4および第5MOSトランジスタM5のオン抵抗Ron5を調節することで出力電圧Voutの立ち上がり時間、電流駆動能力を変更、最適化することができる。
更に、第4MOSトランジスタM4のオン抵抗Ron4および第5MOSトランジスタM5のオン抵抗Ron5を調節することで出力電圧Voutの立ち上がり時間、電流駆動能力を変更、最適化することができる。
出力電圧Voutが第5MOSトランジスタM5のしきい値Vth5より小さい第3領域では、第5MOSトランジスタM5が常にオフし、第4MOSトランジスタM4がオンとなるため、第3MOSトランジスタM3は常にオフとなる。レギュレータ回路10が機能しない領域である。
以上説明したように、本実施例のレギュレータ回路10は、出力回路13と、分圧回路14と、差動増幅回路16に加えて、入力端子17aが電圧出力端子12に接続され、出力端子17bが第3MOSトランジスタM3のゲートに接続されたインバータ17と、を具備している。
その結果、インバータ17により、電源投入直後はオン抵抗の高い第1MOSトランジスタM1だけを動作させてキャパシタC1を充電する突入電流を抑制し、出力電圧Voutが上昇したときに、オン抵抗の低い第2MOSトランジスタM2を動作させて十分な電流を負荷に供給すことができる。
インバータ17はCMOSインバータであり、第4および第5MOSトランジスタM4、M5のオン抵抗Ron4、Ron5を調節することにより、出力電圧Vout、出力電圧Voutの立ち上がり時間、電流駆動能力を適宜設定することができる。
半導体チップに占めるインバータ17の占有面積は僅であり、チップサイズの縮小にあたって、阻害要因になる恐れは無い。
半導体チップに占めるインバータ17の占有面積は僅であり、チップサイズの縮小にあたって、阻害要因になる恐れは無い。
更に、突発的に出力電圧Voutが大きく低下した場合でも、インバータ17は出力電圧Voutが回復するまで第3MOSトランジスタM3をオフにするので、キャパシタC1が再充電されるときに生じる突入電流を抑制することができる。
従って、突入電流を抑制する回路規模の小さい制御回路を有するレギュレータ回路が得られる。
従って、突入電流を抑制する回路規模の小さい制御回路を有するレギュレータ回路が得られる。
10 レギュレータ回路
11 電圧入力端子
12 電圧出力端子
13 出力回路
14 分圧回路
15 基準電圧源
16 差動増幅回路
17 インバータ
18、19 定電流源
M1、M2、M3、M4 第1、第2、第3、第4MOSトランジスタ
M5 第5MOSトランジスタ
R1、R2 抵抗
C1、C2 キャパシタ
11 電圧入力端子
12 電圧出力端子
13 出力回路
14 分圧回路
15 基準電圧源
16 差動増幅回路
17 インバータ
18、19 定電流源
M1、M2、M3、M4 第1、第2、第3、第4MOSトランジスタ
M5 第5MOSトランジスタ
R1、R2 抵抗
C1、C2 キャパシタ
Claims (5)
- 第1電極が電圧入力端子に接続され、第2電極が電圧出力端子に接続された第1絶縁ゲート電界効果トランジスタと、第1電極および第2電極が前記第1絶縁ゲート電界効果トランジスタの第1電極および第2電極にそれぞれ接続され、オン抵抗が前記第1絶縁ゲート電界効果トランジスタより低い第2絶縁ゲート電界効果トランジスタと、第1電極が前記第2絶縁ゲート電界効果トランジスタの第2電極に接続され、第2電極が前記出力端子に接続された第3絶縁ゲート電界効果トランジスタとを有する出力回路と、
一端が前記電圧出力端子に接続され、他端が基準電位に接続され、前記電圧出力端子の電圧を分圧する分圧回路と、
一方の入力端子が前記分圧回路の分圧点に接続され、他方の入力端子が基準電圧源に接続され、出力端子が前記第1および第2絶縁ゲート電界効果トランジスタの制御電極に接続された差動増幅回路と、
入力端子が前記電圧出力端子に接続され、出力端子が前記3絶縁ゲート電界効果トランジスタの制御電極に接続されたインバータと、
を具備することを特徴とするレギュレータ回路。 - 前記インバータが、Pチャネル第4絶縁ゲート電界効果トランジスタとNチャネル第5絶縁ゲート電界効果トランジスタとを有するCMOSインバータであることを特徴とする請求項1に記載のレギュレータ回路。
- 前記入力電圧をVcc、前記出力電圧をVout、前記第4絶縁ゲート電界効果トランジスタのしきい値の絶対値をVth4としたとき、
Vcc>Vout>Vcc−Vth4の関係にあることを特徴とする請求項2に記載のレギュレータ回路。 - 前記入力電圧をVcc、前記出力電圧をVout、前記第4絶縁ゲート電界効果トランジスタのしきい値の絶対値をVth4、前記第5絶縁ゲート電界効果トランジスタのしきい値の絶対値をVth5としたとき、
Vcc−Vth4>Vout>Vth5>0の関係にあることを特徴とする請求項2に記載のレギュレータ回路。 - 前記第5絶縁ゲート電界効果トランジスタのオン抵抗が、前記第4絶縁ゲート電界効果トランジスタのオン抵抗より大きいことを特徴とする請求項4に記載のレギュレータ回路。
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