JP2010152451A - ボルテージレギュレータ - Google Patents

Abstract

【課題】安定に回路動作しながらアンダーシュート特性を良くできるボルテージレギュレータを提供する。
【解決手段】出力電圧ＶＯＵＴがアンダーシュートすると、アンダーシュート改善回路４０は出力電圧ＶＯＵＴが高くなるよう制御信号ＶＣを制御する。出力電流が過電流になると、出力電流制御回路５０は出力電流が過電流よりも多くならないよう制御信号ＶＣを制御し、かつ、出力電流制御回路５０はアンダーシュート改善回路４０を機能停止させる。
【選択図】図１

Description

本発明は、出力電圧が一定になるよう動作するボルテージレギュレータに関する。

従来のボルテージレギュレータについて説明する。図４は、従来のボルテージレギュレータを示す図である。

出力電圧ＶＯＵＴが高くなると、分圧回路９２の分圧電圧ＶＦＢも高くなる。この時、アンプ９４は分圧電圧ＶＦＢと基準電圧ＶＲＥＦとを比較していて、分圧電圧ＶＦＢが基準電圧ＶＲＥＦよりも高くなると、制御信号ＶＣも高くなる。すると、出力トランジスタ９１のオン抵抗が大きくなり、出力電圧ＶＯＵＴが低くなる。よって、出力電圧ＶＯＵＴは一定になる。

また、出力電圧ＶＯＵＴが低くなると、分圧回路９２の分圧電圧ＶＦＢも低くなる。この時、アンプ９４は分圧電圧ＶＦＢと基準電圧ＶＲＥＦとを比較していて、分圧電圧ＶＦＢが基準電圧ＶＲＥＦよりも低くなると、制御信号ＶＣも低くなる。すると、出力トランジスタ９１のオン抵抗が小さくなり、出力電圧ＶＯＵＴが高くなる。よって、出力電圧ＶＯＵＴは一定になる。

ここで、出力電圧ＶＯＵＴがさらに低くなって所定電圧よりも低くなるとする。つまり、出力電圧ＶＯＵＴがアンダーシュートするとする。すると、電流加算回路９５は、アンプ９４の動作電流が多くなるようアンプ９４を制御する。よって、アンプ９４の応答特性が良くなり、アンダーシュートが速く改善され、ボルテージレギュレータのアンダーシュート特性が良くなる（例えば、特許文献１参照）。
特開２００５−１１５６５９号公報

ここで、出力電流が過電流になると出力電流を制限して出力電圧ＶＯＵＴを低くする保護機能としての出力電流制限回路が設けられることがある。

この時、従来の技術では、保護機能としての出力電流制限回路によって出力電圧ＶＯＵＴが低くなったにも拘らず、出力電圧ＶＯＵＴがアンダーシュートしたとし、電流加算回路９５が出力電圧ＶＯＵＴを高くしてしまう。つまり、保護機能が働かなくなってしまう。よって、ボルテージレギュレータの回路動作が不安定になってしまう。

本発明は、上記課題に鑑みてなされ、安定に回路動作しながらアンダーシュート特性を良くできるボルテージレギュレータを提供する。

本発明は、上記課題を解決するため、出力電圧が一定になるよう動作するボルテージレギュレータにおいて、前記出力電圧を出力する出力トランジスタと、前記出力電圧がアンダーシュートすると前記出力電圧が高くなるよう動作するアンダーシュート改善回路と、出力電流が過電流になると、前記出力電流が前記過電流よりも多くならないよう前記出力トランジスタの制御端子電圧を制御し、かつ、前記アンダーシュート改善回路を機能停止させる出力電流制御回路と、を備えることを特徴とするボルテージレギュレータを提供する。

本発明では、出力電流が過電流になると、出力電流制御回路はアンダーシュート改善回路を機能停止させるので、アンダーシュート改善回路は出力電圧を高くせず、保護機能としての出力電流制限回路によって出力電圧は低くなる。よって、過電流時に、ボルテージレギュレータのための保護機能が働き、ボルテージレギュレータの回路動作が安定する。

以下、本発明の実施形態を、図面を参照して説明する。

まず、ボルテージレギュレータの構成について説明する。図１は、本発明のボルテージレギュレータを示すブロック図である。図２は、本発明のボルテージレギュレータを示す回路図である。

ボルテージレギュレータは、出力トランジスタ１０、分圧回路２０、アンプ３０、アンダーシュート改善回路４０及び出力電流制限回路５０を備える。

アンダーシュート改善回路４０は、オフセット電圧生成回路４１、コンパレータ４２、ＮＭＯＳトランジスタ４３〜４４及びインバータ４５を有する。

出力電流制限回路５０は、ＰＭＯＳトランジスタ５１〜５２、抵抗５３〜５４及びＮＭＯＳトランジスタ５５を有する。

出力トランジスタ１０は、ゲートをアンプ３０の出力端子に接続され、ソースを電源端子に接続され、ドレインを出力端子に接続される。分圧回路２０は、出力端子と接地端子との間に設けられる。アンプ３０は、非反転入力端子を分圧回路２０の出力端子に接続され、反転入力端子を基準電圧端子に接続される。アンダーシュート改善回路４０は、分圧電圧ＶＦＢと基準電圧ＶＲＥＦと制御信号ΦＢとに基づき、制御信号ＶＣを制御する。出力電流制限回路５０は、制御信号ＶＣに基づき、制御信号ＶＣ及び制御信号ΦＢを制御する。

コンパレータ４２は、非反転入力端子を基準電圧端子に接続され、反転入力端子を分圧回路２０の出力端子にオフセット電圧生成回路４１を介して接続される。ＮＭＯＳトランジスタ４３は、ゲートをコンパレータ４２の出力端子に接続され、ソースを接地端子に接続され、ドレインをＮＭＯＳトランジスタ４４のソースに接続される。ＮＭＯＳトランジスタ４４は、ゲートをインバータ４５の出力端子に接続され、ドレインを出力トランジスタ１０のゲートに接続される。インバータ４５は、入力端子をＰＭＯＳトランジスタ５１と抵抗５３との接続点に接続される。

ＰＭＯＳトランジスタ５１は、ゲートを出力トランジスタ１０のゲートに接続され、ソースを電源端子に接続される。抵抗５３は、ＰＭＯＳトランジスタ５１のドレインと接地端子との間に設けられる。ＮＭＯＳトランジスタ５５は、ゲートをＰＭＯＳトランジスタ５１と抵抗５３との接続点に接続され、ソースを接地端子に接続される。抵抗５４は、電源端子とＮＭＯＳトランジスタ５５のドレインとの間に設けられる。ＰＭＯＳトランジスタ５２は、ゲートを抵抗５４とＮＭＯＳトランジスタ５５のドレインとの接続点に接続され、ソースを電源端子に接続され、ドレインを出力トランジスタ１０のゲートに接続される。

出力トランジスタ１０は、出力電圧ＶＯＵＴを出力する。分圧回路２０は、出力電圧ＶＯＵＴを分圧し、分圧電圧ＶＦＢを出力する。アンプ３０は、分圧電圧ＶＦＢと基準電圧ＶＲＥＦとを比較する。その後、分圧電圧ＶＦＢが基準電圧ＶＲＥＦよりも高くなると、アンプ３０は出力トランジスタ１０のオン抵抗が大きくなって出力電圧ＶＯＵＴが低くなるよう制御信号ＶＣを制御する。また、分圧電圧ＶＦＢが基準電圧ＶＲＥＦよりも低くなると、アンプ３０は出力トランジスタ１０のオン抵抗が小さくなって出力電圧ＶＯＵＴが高くなるよう制御信号ＶＣを制御する。出力電圧ＶＯＵＴがアンダーシュートすると、アンダーシュート改善回路４０は出力電圧ＶＯＵＴが高くなるよう制御信号ＶＣを制御する。出力電流ＩＯＵＴが過電流ＩＬになると、出力電流制御回路５０は出力電流ＩＯＵＴが過電流ＩＬよりも多くならないよう制御信号ＶＣを制御し、かつ、出力電流制御回路５０はアンダーシュート改善回路４０を機能停止させる。

アンダーシュート改善回路４０では、オフセット電圧生成回路４１は、オフセット電圧ＶＯを生成する。コンパレータ３０は、分圧電圧ＶＦＢにオフセット電圧ＶＯを加算した電圧と基準電圧ＶＲＥＦとを比較する。その後、コンパレータ３０は、出力電圧ＶＯＵＴがアンダーシュートしたと判定すると、制御トランジスタ４３がオンして出力トランジスタ１０のオン抵抗が小さくなって出力電圧ＶＯＵＴが高くなるよう制御信号ＶＣを制御する。制御トランジスタ４３は、制御信号ＶＣを制御する。出力電流ＩＯＵＴが過電流ＩＬになると、ＮＭＯＳトランジスタ４４及びインバータ４５はアンダーシュート改善回路４０を機能停止させる。

出力電流制御回路５０では、ＰＭＯＳトランジスタ５１は、出力電流ＩＯＵＴに基づいてセンス電流を流す。センス電流が多くなると、抵抗５３に発生する電圧は高くなり、抵抗５４に発生する電圧は高くなる。抵抗５３に発生する電圧が所定電圧になると（制御信号ΦＢがハイになると）、出力電流制御回路５０はアンダーシュート改善回路４０を機能停止させる。また、抵抗５４に発生する電圧が所定電圧になると、出力電流制御回路５０は出力電流ＩＯＵＴが過電流ＩＬよりも多くならないよう制御信号ＶＣを制御する。

次に、ボルテージレギュレータの動作について説明する。図３は、出力電圧及び出力電流を示すタイムチャートである。

［通常時の動作（ｔ０≦ｔ＜ｔ１）］出力電圧ＶＯＵＴが高くなると、分圧電圧ＶＦＢも高くなる。この時、アンプ３０は分圧電圧ＶＦＢと基準電圧ＶＲＥＦとを比較していて、分圧電圧ＶＦＢが基準電圧ＶＲＥＦよりも高くなると、制御信号ＶＣも高くなる。すると、出力トランジスタ１０のオン抵抗が大きくなり、出力電圧ＶＯＵＴが低くなる。よって、出力電圧ＶＯＵＴは一定になる。

また、出力電圧ＶＯＵＴが低くなると、分圧電圧ＶＦＢも低くなる。この時、アンプ３０は分圧電圧ＶＦＢと基準電圧ＶＲＥＦとを比較していて、分圧電圧ＶＦＢが基準電圧ＶＲＥＦよりも低くなると、制御信号ＶＣも低くなる。すると、出力トランジスタ１０のオン抵抗が小さくなり、出力電圧ＶＯＵＴが高くなる。よって、出力電圧ＶＯＵＴは一定になる。

［出力電圧ＶＯＵＴがアンダーシュートする時の動作（ｔ１≦ｔ≦ｔ２）］出力電圧ＶＯＵＴが低くなると、分圧電圧ＶＦＢも低くなる。この時、コンパレータ４２は分圧電圧ＶＦＢにオフセット電圧ＶＯを加算した電圧と基準電圧ＶＲＥＦとを比較していて、分圧電圧ＶＦＢにオフセット電圧ＶＯを加算した電圧が基準電圧ＶＲＥＦよりも低くなると、制御信号ΦＡはハイになる。すると、ＮＭＯＳトランジスタ４３がオンする。また、後述するが、出力電流ＩＯＵＴが過電流ＩＬよりも少ないので、ＮＭＯＳトランジスタ４４もオンしている。よって、制御信号ＶＣは低くなり、出力トランジスタ１０のオン抵抗が小さくなり、出力電圧ＶＯＵＴが高くなる。よって、アンダーシュートが速く改善され、ボルテージレギュレータのアンダーシュート特性が良くなる。この時、図３の出力電圧ＶＯＵＴを示すタイムチャートにおいて、アンダーシュート改善回路４０により、出力電圧ＶＯＵＴは実線で示した波形になるが、アンダーシュート改善回路４０が存在しない場合、出力電圧ＶＯＵＴは点線で示した波形になり、出力電圧ＶＯＵＴがアンダーシュートしてから所定電圧に高くなるまでの時間が長くなる。

［出力電流ＩＯＵＴが過電流ＩＬになる時の動作（ｔ≧ｔ３）］急激に重負荷になり、出力電流ＩＯＵＴが過電流ＩＬになる。この時、出力トランジスタ１０の出力電流ＩＯＵＴに基づいてＰＭＯＳトランジスタ５１がセンス電流を流していて、センス電流が多くなり、抵抗５３に発生する電圧が高くなる。この電圧がＮＭＯＳトランジスタ５５の閾値電圧よりも高くなると、ＮＭＯＳトランジスタ５５がオンし、ＮＭＯＳトランジスタ５５が電流を流し、抵抗５４に発生する電圧が高くなる。この電圧がＰＭＯＳトランジスタ５２の閾値電圧の絶対値よりも高くなると、ＰＭＯＳトランジスタ５２がオンし、制御電圧ＶＣが高くなり、出力トランジスタ１０のオン抵抗が高くなり、出力電圧ＶＯＵＴが低くなる。この時、例えば、出力電圧ＶＯＵＴは０Ｖになる。よって、過電流時に、ボルテージレギュレータが保護される。

ここで、抵抗５３に発生する電圧（制御信号ΦＢ）がインバータ４５の反転閾値電圧よりも高くなると、制御信号ΦＢはインバータ４５に対してハイになり、インバータ４５の出力電圧はローになる。すると、ＮＭＯＳトランジスタ４４がオフするので、アンダーシュート改善回路４０は制御信号ＶＣを制御できなくなる。よって、過電流時に、アンダーシュート改善回路４０は機能停止する。

このようにすると、出力電流ＩＯＵＴが過電流ＩＬになると、出力電流制御回路５０はアンダーシュート改善回路４０を機能停止させるので、アンダーシュート改善回路４０は出力電圧ＶＯＵＴを高くせず、保護機能としての出力電流制限回路５０によって出力電圧ＶＯＵＴは低くなる。よって、過電流時に、ボルテージレギュレータのための保護機能が働き、ボルテージレギュレータの回路動作が安定する。

なお、出力電圧ＶＯＵＴがアンダーシュートすると、出力電圧ＶＯＵＴが速く高くなるように、アンダーシュート改善回路４０は制御信号ＶＣを低くするが、図示しないが、アンダーシュート改善回路４０はアンプ３０の電流源の駆動電流を多くしても良い。

また、アンダーシュート改善回路４０は、分圧電圧ＶＦＢをモニターしているが、図示しないが、出力電圧ＶＯＵＴをモニターしても良い。この時、分圧電圧ＶＦＢが出力電圧ＶＯＵＴに変更したことに対応し、基準電圧が適宜設定される。

また、アンダーシュート改善回路４０は、一の分圧比を持つ分圧回路２０の出力電圧（分圧電圧ＶＦＢ）をモニターしているが、図示しないが、新たに設けられて他の分圧比を持つ分圧回路の出力電圧をモニターしても良い。この時、分圧回路２０の出力電圧が新たに設けられる分圧回路の出力電圧に変更したことに対応し、基準電圧が適宜設定される。

また、アンプ３０及びアンダーシュート改善回路４０は、同一の基準電圧端子に接続されているが、図示しないが、異なる基準電圧端子に接続されても良い。

本発明のボルテージレギュレータを示すブロック図である。 本発明のボルテージレギュレータを示す回路図である。 本発明のボルテージレギュレータの出力電圧及び出力電流を示すタイムチャートである。 従来のボルテージレギュレータを示すブロック図である。

符号の説明

１０ 出力トランジスタ
２０ 分圧回路
３０ アンプ
４０ アンダーシュート改善回路
５０ 出力電流制限回路

Claims (7)

1. 出力電圧が一定になるよう動作するボルテージレギュレータにおいて、
   前記出力電圧を出力する出力トランジスタと、
   前記出力電圧がアンダーシュートすると前記出力電圧が高くなるよう動作するアンダーシュート改善回路と、
   出力電流が過電流になると、前記出力電流が前記過電流よりも多くならないよう前記出力トランジスタの制御端子電圧を制御し、かつ、前記アンダーシュート改善回路を機能停止させる出力電流制御回路と、
   を備えることを特徴とするボルテージレギュレータ。
2. 前記アンダーシュート改善回路は、前記出力電圧がアンダーシュートすると前記出力電圧が高くなるよう前記制御端子電圧を制御することを特徴とする請求項１記載のボルテージレギュレータ。
3. 前記出力電圧を分圧し、分圧電圧を出力する分圧回路と、
   前記分圧電圧と基準電圧とを比較し、前記分圧電圧が前記基準電圧よりも高くなると前記出力トランジスタのオン抵抗が大きくなって前記出力電圧が低くなるよう前記制御端子電圧を制御し、前記分圧電圧が前記基準電圧よりも低くなると前記オン抵抗が小さくなって前記出力電圧が高くなるよう前記制御端子電圧を制御するアンプと、
   をさらに備えることを特徴とする請求項１記載のボルテージレギュレータ。
4. 前記アンダーシュート改善回路は、前記出力電圧がアンダーシュートすると前記出力電圧が高くなるよう前記アンプの電流源の駆動電流を制御することを特徴とする請求項３記載のボルテージレギュレータ。
5. 前記アンダーシュート改善回路は、
   前記制御端子電圧を制御する制御トランジスタと、
   前記分圧電圧に基づいた電圧と前記基準電圧に基づいた電圧とを比較し、前記出力電圧がアンダーシュートしたと判定すると前記制御トランジスタがオンして前記オン抵抗が小さくなって前記出力電圧が高くなるよう前記制御端子電圧を制御するコンパレータと、
   前記出力電流が前記過電流になると、前記アンダーシュート改善回路を機能停止させるスイッチと、
   を有することを特徴とする請求項１記載のボルテージレギュレータ。
6. 前記アンダーシュート改善回路は、
   前記コンパレータの入力端子に設けられ、オフセット電圧を生成するオフセット電圧生成回路、
   をさらに有することを特徴とする請求項５記載のボルテージレギュレータ。
7. 前記出力電流制御回路は、
   前記出力電流に基づいてセンス電流を流すセンストランジスタと、
   前記センス電流が多くなると高くなる第一電圧を発生する第一抵抗と、
   前記第一電圧が高くなると高くなる第二電圧を発生する第二抵抗と、
   を有し、
   前記第一電圧に基づいて前記アンダーシュート改善回路を機能停止させ、前記第二電圧に基づいて前記出力電流が前記過電流よりも多くならないよう前記制御端子電圧を制御することを特徴とする請求項１記載のボルテージレギュレータ。

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