JP2014164702A - ボルテージレギュレータ - Google Patents
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Abstract
【解決手段】差動増幅回路と、位相補償回路を備えた第1ソース接地増幅回路と、出力回路である第2ソース接地増幅回路で構成する電圧3段増幅回路に、第1ソース接地増幅回路と第2ソース接地増幅回路の間に、差動増幅回路及び第1ソース接地増幅回路の利得を小さくする効果のある位相補償回路を備えた。
【選択図】図1
Description
基準電圧回路10は、基準電圧VREFを生成する。ブリーダ抵抗11及び12は、出力端子3の出力電圧VOUTを分圧して、帰還電圧VFBを生成する。差動増幅回路13は、入力端子に基準電圧VREFと帰還電圧VFBを入力される。差動増幅回路13の出力電圧は、定電流源17と第1のソース接地増幅回路を構成するPMOSトランジスタ16のゲートに入力される。抵抗14と容量15は、位相補償回路を形成する。第2のソース接地増幅回路を構成する出力制御MOSトランジスタ25は、ゲートに第1のソース接地増幅回路の出力電圧が入力される。ボルテージレギュレータの出力端子3には負荷が接続される。
ボルテージレギュレータの出力端子の出力電圧VOUTが低くなると、帰還電圧VFBが低くなる。帰還電圧VFBが基準電圧VREFよりも低くなると、差動増幅回路13の出力は高くなり、PMOSトランジスタ16はON抵抗が大きくなる。第1のソース接地増幅回路の出力電圧が低くなるので、出力制御MOSトランジスタ25のON抵抗が小さくなる。従って、ボルテージレギュレータの出力端子の出力電圧VOUTは高くなる。
本発明は、従来の課題を解決するために、大きな位相補償容量を使わなくても安定して動作するボルテージレギュレータを提供することを目的としている。
本実施形態のボルテージレギュレータは、入力端子1、接地端子2及び出力端子3、基準電圧回路10、ブリーダ抵抗11及び12、差動増幅回路13、第1位相補償回路である抵抗14及び容量15、PMOSトランジスタ16、定電流源17、出力制御MOSトランジスタ25、第2位相補償回路30を備える。第2位相補償回路30は、PMOSトランジスタ18、21及び22、NMOSトランジスタ19及び23、定電流源20及び24で構成されている。
ブリーダ抵抗11と12は、出力端子3の出力電圧VOUTを分圧し、帰還電圧VFBを生成する。基準電圧回路10は、基準電圧VREFを出力する。差動増幅回路13は、基準電圧VREFと帰還電圧VFBとを比較し、出力電圧VOUTが一定になるように出力制御MOSトランジスタ25のゲート電圧を制御する。
PMOSトランジスタ22は、出力制御MOSトランジスタ25のドレイン電流、即ち出力端子の電流をセンスする。センスされた電流は、NMOSトランジスタ19及び23で構成されるNchカレントミラー回路により、NMOSトランジスタ19のドレイン電流としてミラーされる。NMOSトランジスタ19のドレイン電流はPMOSトランジスタ18及び21で構成されるPchカレントミラー回路により、PMOSトランジスタ21のドレイン電流としてミラーされる。
また、定電流回路20は、NMOSトランジスタ19及び23のソース電圧を等しくするために設けられている。
13 差動増幅回路
17、20、24 定電流源
30 第2位相補償回路
Claims (2)
- 基準電圧を出力する基準電圧回路と、
出力電圧を分圧した帰還電圧を出力する分圧回路と、
前記基準電圧と前記帰還電圧を入力し、その差を増幅した制御電圧を出力する差動増幅回路と、
差動増幅回路の出力する制御電圧を増幅する第1ソース接地増幅回路と、
前記第1ソース接地増幅回路の出力端子と入力端子の間に設けられた第1位相補償回路と、
前記第1ソース接地増幅回路の出力する制御電圧を入力され、前記出力電圧を制御する第2ソース接地回路を構成する出力制御MOSトランジスタと、
前記出力制御MOSトランジスタのゲートに設けられた第2位相補償回路と、を備え、
前記第2位相補償回路は、
前記出力制御MOSトランジスタのドレイン電流に基づいたセンス電流を流すセンストランジスタと、
前記センス電流をミラーし、前記出力制御MOSトランジスタのゲートに流すカレントミラー回路と、を備えた
ことを特徴とするボルテージレギュレータ。 - 前記第2位相補償回路は、
前記カレントミラー回路の流す電流を制限する定電流源を備えた
ことを特徴とする請求項1に記載のボルテージレギュレータ。
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