JP2013149031A - ボルテージレギュレータ - Google Patents

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Abstract

【課題】オフセットの影響を改善し正確な出力電圧を得る事ができるボルテージレギュレータを提供する。
【解決手段】基準電圧と出力トランジスタが出力する電圧を分圧した分圧電圧との差を増幅して出力し、出力トランジスタのゲートを制御する１段目のアンプおよびカスコード型増幅回路とを備えたボルテージレギュレータであって、１段目のアンプは、入力トランジスタに第一の高耐圧ＮＭＯＳトランジスタと、テール電流源にＮＭＯＳトランジスタと、を備え、カスコード型増幅回路は、カスコードトランジスタに第二の高耐圧ＮＭＯＳトランジスタで構成する。
【選択図】図１

Description

本発明は、オフセットの影響を改善したボルテージレギュレータに関する。
従来の回路について説明する。図２は、従来の増幅回路を示す回路図である。
従来の増幅回路は、通常耐圧ＮＭＯＳトランジスタ３０１のドレインと高耐圧ＮＭＯＳトランジスタ３０２のソースが接続され、高耐圧ＮＭＯＳトランジスタ３０２のドレインが出力端子３１１に接続されて構成されている。こうして、大出力電圧振幅を発生できるように負荷インピーダンスを高く設定でき、増幅回路全体の利得を高くすることができる（例えば、特許文献１参照）。
特開２００５−３１１６８９号公報
しかしながら、従来の技術では、高耐圧のＭＯＳを使ったカスコード増幅回路を用いてアンプを構成すると１段目のアンプにオフセットが生じ正確な出力電圧を得ることが困難という問題があった。
本発明は、上記課題に鑑みてなされ、オフセットの影響を改善し正確な出力電圧を得ることができるボルテージレギュレータを提供する。
従来の課題を解決するために、本発明は以下の構成とした。
基準電圧と出力トランジスタが出力する電圧を分圧した分圧電圧との差を増幅して出力し、出力トランジスタのゲートを制御する１段目のアンプおよびカスコード型増幅回路とを備えたボルテージレギュレータであって、１段目のアンプは、入力トランジスタに第一の高耐圧ＮＭＯＳトランジスタと、テール電流源にＮＭＯＳトランジスタと、を備え、カスコード型増幅回路は、カスコードトランジスタに第二の高耐圧ＮＭＯＳトランジスタを備えるボルテージレギュレータ。
本発明のボルテージレギュレータは、１段目のアンプに生じるオフセットを改善することができ、テール電流源のサイズを大きくすることなく駆動能力を確保することができる。
本実施形態のボルテージレギュレータを示す回路図である。 従来の高耐圧ＭＯＳを使ったカスコード増幅回路の回路図である。
図１は、本実施形態のボルテージレギュレータの回路例である。
本実施形態のボルテージレギュレータは、ＰＭＯＳトランジスタ１１５、１１６、１１９、１２０と、高耐圧ＮＭＯＳトランジスタ１１３、１１４、１１８と、ＮＭＯＳトランジスタ１１１、１１２、１１７と、基準電圧回路１１０と、定電流回路１５１と、抵抗１２１、１２２と、出力端子１３１と、電源端子１０１と、グラウンド端子１００で構成されている。
次に接続について説明する。定電流回路１５１は、一方は電源端子１０１に接続され、もう一方はＮＭＯＳトランジスタ１１１のゲート及びドレインに接続される。ＮＭＯＳトランジスタ１１１のソースはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１１２は、ゲートはＮＭＯＳトランジスタ１１１のゲートに接続され、ドレインは高耐圧ＮＭＯＳトランジスタ１１３及び１１４のソースに接続され、ソースはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１１７は、ゲートはＮＭＯＳトランジスタ１１１のゲートに接続され、ドレインは高耐圧ＮＭＯＳトランジスタ１１８のソースに接続され、ソースはグラウンド端子１００に接続される。高耐圧ＮＭＯＳトランジスタ１１３は、ゲートは基準電圧回路１１０に接続され、ドレインはＰＭＯＳトランジスタ１１５のゲート及びドレインに接続される。基準電圧回路１１０のもう一方はグラウンド端子１００に接続される。高耐圧ＮＭＯＳトランジスタ１１４は、ゲートは抵抗１２１と１２２の接続点に接続され、ドレインはＰＭＯＳトランジスタ１１６のドレインに接続される。ＰＭＯＳトランジスタ１１５のソースは電源端子１０１に接続される。ＰＭＯＳトランジスタ１１６は、ゲートはＰＭＯＳトランジスタ１１５のゲートに接続され、ソースは電源端子１０１に接続される。高耐圧ＮＭＯＳトランジスタ１１８は、ゲートは高耐圧ＮＭＯＳトランジスタ１１３のゲートに接続され、ドレインはＰＭＯＳトランジスタ１１９のドレインに接続される。ＰＭＯＳトランジスタ１１９は、ゲートはＰＭＯＳトランジスタ１１６のドレインに接続され、ソースは電源端子１０１に接続される。ＰＭＯＳトランジスタ１２０は、ゲートはＰＭＯＳトランジスタ１１９のドレインに接続され、ドレインは出力端子１３１に接続され、ソースは電源端子１０１に接続される。抵抗１２１のもう一方は出力端子１３１に接続され、抵抗１２２のもう一方はグラウンド端子１００に接続される。
次に、本実施形態のボルテージレギュレータの動作について説明する。抵抗１２１と１２２は、出力端子１３１の電圧である出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。高耐圧ＮＭＯＳトランジスタ１１３、１１４と、ＰＭＯＳトランジスタ１１５、１１６とＮＭＯＳトランジスタ１１２は１段目のアンプの構成をしており、高耐圧ＮＭＯＳトランジスタ１１８とＰＭＯＳトランジスタ１１９とＮＭＯＳトランジスタ１１７は２段目のアンプの構成をしている。ＰＭＯＳトランジスタ１２０は出力トランジスタとして動作している。基準電圧回路１１０の出力電圧Ｖｒｅｆと分圧電圧Ｖｆｂとを比較し、出力端子１３１の出力電圧Ｖｏｕｔが一定になるようＰＭＯＳトランジスタ１２０のゲート電圧を制御する。出力電圧Ｖｏｕｔが所定電圧よりも高いと、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなる。そして２段目のアンプの出力信号（ＰＭＯＳトランジスタ１２０のゲート電圧）が高くなり、ＰＭＯＳトランジスタ１２０はオフしていき、出力電圧Ｖｏｕｔは低くなる。こうして、出力電圧Ｖｏｕｔを一定になるように制御する。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記と逆の動作をして、出力電圧Ｖｏｕｔは高くなる。このようにして、本実施形態のボルテージレギュレータは、出力電圧Ｖｏｕｔが一定になるように制御する。
高耐圧ＮＭＯＳトランジスタ１１８はカスコードトランジスタとして動作する。高耐圧ＮＭＯＳトランジスタはＮＭＯＳトランジスタより駆動能力が低く耐圧が高い構造となっている。高耐圧ＮＭＯＳトランジスタ１１８とＮＭＯＳトランジスタ１１７はカスコード型増幅回路を構成しており、サイズを大きくすることなく駆動能力を確保することができる。１段目のアンプの入力トランジスタとなる高耐圧ＮＭＯＳトランジスタ１１３と１１４と高耐圧ＮＭＯＳトランジスタ１１８は同じ構造をしており、１段目のアンプの入力トランジスタで生じるオフセットの影響を改善することができる。１段目のアンプのテール電流源には駆動能力が高く耐圧が低い構造のＮＭＯＳトランジスタ１１２を用いているため、駆動能力を確保し回路面積を削減することもできる。
以上により、本実施形態のボルテージレギュレータは、１段目のアンプに生じるオフセットを改善することができ、テール電流源のサイズを大きくすることなく駆動能力を確保することができる。
１００ グラウンド端子
１０１ 電源端子
１１０ 基準電圧回路
１３１、３１１ 出力端子
１５１ 定電流回路

Claims (1)

  1. 基準電圧と出力トランジスタが出力する電圧を分圧した分圧電圧との差を増幅して出力し、前記出力トランジスタのゲートを制御する１段目のアンプおよびカスコード型増幅回路とを備えたボルテージレギュレータであって、
    前記１段目のアンプは、
    入力トランジスタに第一の高耐圧ＮＭＯＳトランジスタと、
    テール電流源にＮＭＯＳトランジスタと、を備え、
    前記カスコード型増幅回路は、カスコードトランジスタに第二の高耐圧ＮＭＯＳトランジスタを備えることを特徴とするボルテージレギュレータ。
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