JP2006260193A

JP2006260193A - ボルテージレギュレータ回路

Info

Publication number: JP2006260193A
Application number: JP2005077019A
Authority: JP
Inventors: Koichi Morino; 航一森野
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2005-03-17
Filing date: 2005-03-17
Publication date: 2006-09-28
Anticipated expiration: 2025-03-17
Also published as: JP4582705B2

Abstract

【課題】製造プロセスでは低減することが困難であったチャネル長変調効果を、回路構成により低減し、ボルテージレギュレータの出力電圧の入力電圧依存性を小さくする。
【解決手段】出力制御用MOSトランジスタM30のゲートに二段増幅回路23の出力が接続されたボルテージレギュレータにおいて、二段増幅回路23の定電流回路を構成するトランジスタM20にカスコード接続されたトランジスタM21を設ける。カスコード接続されたトランジスタM21にゲート/ソース間電圧またはゲート/基板間電圧が一定電圧となるようにゲート電圧が印加されている増幅回路を二段目増幅回路23として用いる。なお、出力制御用MOSトランジスタM30のゲートに差動増幅回路21の出力が接続された場合には、差動増幅回路21の入力トランジスタにカスコード接続されたトランジスタM21を設ける。
【選択図】図１

Description

本発明は、CMOSトランジスタで構成されたボルテージレギュレータ回路に関し、詳しくは、車載機器、産業機器などで使用される高電圧化されたボルテージレギュレータ回路に関するものである。

車載機器、産業機器など入力電圧が高いアプリケーションで使用されるボルテージレギュレータでは、出力電圧の入力電圧依存性は重要な特性であり、入力電圧依存性の小さなボルテージレギュレータが望まれていた。また、地球温暖化、環境問題からICが低消費電流で動作するということが要求されている。低消費電流化のためには、CMOSプロセスを用いてICを製造することが有利であり、近年CMOSトランジスタで構成されたボルテージレギュレータが市場に浸透してきている。

図５は、従来のボルテージレギュレータの一例を示す構成図である。
出力電圧制御用トランジスタM30は、M10,M20からなる二段目増幅回路22で制御されている。一般に、MOSトランジスタにおいて、ソース/ドレイン間電圧(Vds)＞ゲート/ソース間電圧(Vgs)-しきい値電圧(Vth)が成り立つ時、トランジスタは飽和領域で動作し、ドレイン電流(Id)はVdsに依存しない。しかしながら、MOSトランジスタのソース/ドレイン間に高電圧が印加された場合、チャネル長変調効果によってドレイン電流(Id)は入力電圧に依存して増加する。

入力電圧が増大した場合にも出力電圧を一定に保つためには、出力電圧制御用トランジスタM30のVgsはほとんど変化しない。このため、入力電圧の増大にしたがってトランジスタM20のVdsは増大する。従って、トランジスタM20のチャネル長変調効果により、入力電圧VINの変化に伴って二段目増幅回路22に流れる電流Ibias2が変化する。このため、入力電圧の変化に依存して二段目増幅回路22の増幅率が変化してしまい、出力電圧の入力電圧依存性が大きくなる原因になっていた。

図６は、ボルテージレギュレータの別の例を示す構成図である。
この場合は、差動増幅回路21の後段に二段目増幅回路22を設置しないで、差動増幅回路21により直接、出力電圧制御用トランジスタM30を制御する構成である。
図６の場合も、入力電圧の変化に伴ってトランジスタM202,M203のチャネル長変調効果が原因で、入力電圧VINの変化に伴って差動増幅回路21の増幅率が変化してしまい、出力電圧の入力電圧依存性が大きくなる原因になっていた。
チャネル長変調効果は、トランジスタの微細化にともない顕著であることが一般的に知られており、CMOSボルテージレギュレータにおいては、チャネル長変調効果を低減し出力電圧の入力電圧を小さくすることが課題であった。しかしながら、チャネル長変調効果は、短チャネルMOSトランジスタのドレイン電位がチャネル領域の電界や電位に及ぼす影響が原因であり、製造プロセスでチャネル長変調効果を低減することは困難であった。

従来、提案されているレギュレータとしては、例えば、特許第3185786号（特開2000-339049号公報）（特許文献１参照）に記載の『バンドギャップレギュレータ』がある。第1と第2のバイポーラトランジスタのカレントミラー回路との間にカスコード接続された構成が示されている。これによれば、チップ面積の増大を抑えるとともに、電源電位の変動に伴う出力電圧の変動を抑制することができると記載されている。しかしながら、ここでは、バイポーラトランジスタを用いたものであり、MOSFETを用いた場合には、特性が異なってしまう。

また、別の例として、特開2004-5048号公報（特許文献２参照）に記載の『定電流回路、定電圧回路及び差動増幅回路』がある。これは、図2(b)の第3の実施例において、高周波領域において定電圧回路302を動作させる場合、第5の電界効果トランジスタＴｒ_５にカスコード接続することにより、ミラー効果の発生を防止することが示されている。これによれば、高周波動作時でも、安定して定電圧を出力できると記載されている。しかしながら、高周波動作時にミラー効果を抑制する目的は本願の目的と異なっている。

特許第3185786号（特開2000-339049号公報）特開2004-5048号公報

このように、従来のボルテージレギュレータにおいては、チャネル長変調効果によって増幅回路のドレイン電流(Id)は入力電圧に依存して増加し、そのために、入力電圧VINの変化に伴って二段目増幅回路22に流れる電流Ibias2が変化していた。このため、入力電圧の変化に依存して二段目増幅回路22の増幅率が変化してしまい、出力電圧の入力電圧依存性が大きくなる原因になっていた。チャネル長変調効果を低減することが、ボルテージレギュレータの課題になっているが、製造プロセスではこれを低減することは難しい。

（目的）
本発明の目的は、製造プロセスで低減することが困難であったチャネル長変調効果を、回路の工夫によって低減し、ボルテージレギュレータの出力電圧の入力電圧依存性を小さくすることが可能なボルテージレギュレータ回路を提供することにある。

本発明のボルテージレギュレータ回路は、出力制御用MOSトランジスタのゲートに二段増幅回路の出力が接続されたボルテージレギュレータにおいて、二段増幅回路の定電流回路にカスコード接続されたトランジスタを設けることを特徴としている。
また、カスコード接続されたトランジスタに、ゲート/ソース間電圧またはゲート/基板間電圧が一定電圧となるようにゲート電圧が印加されている増幅回路を二段目増幅回路として用いたことも特徴としている。

また、出力制御用MOSトランジスタのゲートに差動増幅回路の出力が接続されたボルテージレギュレータにおいて、該差動増幅回路の入力トランジスタにカスコード接続されたトランジスタを設けることも特徴としている。
さらに、前記カスコード接続されたトランジスタはゲート／ソース間電圧またはゲート／基板間電圧が一定電圧となるようにゲート電圧が印加されていることも特徴としている。

本発明によれば、以下のような効果を奏する。
請求項1において、二段増幅された出力信号で出力制御用MOSトランジスタM30を制御するボルテージレギュレータで、二段目増幅回路23の定電圧回路12にトランジスタM21をカスコード接続しているので、カスコード接続したトランジスタM21のゲート電圧を制御することによって、定電圧回路12に印加される電圧を制御でき、その結果、出力電圧の入力電圧依存性を制御できる。

また、二段増幅された出力信号で出力制御用MOSトランジスタM30を制御するボルテージレギュレータで、二段目増幅回路23の定電流回路を構成するトランジスタM20にトランジスタM21をカスコード接続しているので、カスコード接続したトランジスタM21のゲート電圧を一定電圧に保つことによって、トランジスタＭ20のドレイン電圧を定電圧化でき、その結果、出力電圧の入力電圧依存性を小さくすることができる。

また、差動増幅回路21の出力信号で出力制御用MOSトランジスタM30を制御するボルテージレギュレータで、差動増幅回路21の入力トランジスタM202,M203にさらにトランジスタM21をカスコード接続しているので、カスコード接続したトランジスタM21のゲート電圧を制御することによって、入力トランジスタのソース/ドレイン間に印加される電圧を制御でき、その結果、出力電圧の入力電圧依存性を制御できる。

さらに、差動増幅回路21の出力信号で出力制御用MOSトランジスタM30を制御するボルテージレギュレータで、差動増幅回路21の入力トランジスタM202,M203にさらにトランジスタM206,M207をカスコード接続しているので、カスコード接続したトランジスタM206,M207のゲート電圧を一定電圧に保つことによって、入力トランジスタのソース/ドレイン間に印加される電圧を定電圧化でき、その結果、出力電圧の入力電圧依存性を小さくできる。

以下、本発明の実施例を、図面により詳細に説明する。
（実施例1）
図１は、本発明の実施例1に係るボルテージレギュレータ回路の構成図である。
入力電圧VINは、基準電圧回路11を介して基準電圧VREFが差動増幅回路21の入力端子に加えられ、差動増幅回路21の反転入力端子には出力の分割抵抗R1,R2で分割された電圧が入力される。差動増幅回路21の出力は二段目増幅回路23のトランジスタM10のゲートに加えられる。トランジスタM10のソースには出力トランジスタM30のゲートが接続され、出力トランジスタM30のソース側から出力VOUTが取り出されている。

二段目増幅回路23において、定電流を決定しているトランジスタM20にカスコード接続されたM21があり、M21のゲートには一定電圧V1が入力されている。低消費電流化されたボルテージレギュレータでは一定電流Ibias3は数十uAであり、このときトランジスタM21のソース電圧はおよそV1-Vth21となる(Vth21はトランジスタM21のしきい値電圧)。
V1は、入力電圧に依らずほぼ一定の電圧であれば、M21のソース電圧も入力電圧に依らずほぼ一定の電圧となる。つまり、トランジスタM20のソース/ドレイン間電圧が入力電圧に依らずほぼ一定の電圧となることから、二段目増幅回路23の増幅率が入力電圧に依存しないので、ボルテージレギュレータの出力電圧依存性が非常に小さくなる。

(具体例）
図２は、図１の増幅回路21の具体例を示したボルテージレギュレータ回路の構成図である。
ここで、増幅回路21は、従来から一般的に用いられている差動増幅回路である。
また、図１の定電流Ibiasを実現する具体例としては、図２に示すように、デプレッショントランジスタM101のゲートとソースを接続する方法がある。図２では、カスコード接続したトランジスタM21のゲートに印加する一定電圧を定電圧回路12で生成しているが、トランジスタM21のゲート電圧は厳密に一定電圧である必要は無く、1%/V程度の入力電圧依存性があってもよい。なぜなら、トランジスタM21のゲート電圧に1%/V程度の入力電圧依存性があったとしても、トランジスタM20のソース/ドレイン電圧の入力電圧依存性が1%/Vに抑えられれば、ボルテージレギュレータ出力電圧の入力電圧依存性は十分低減できる。
このため、必ずしもトランジスタM21のゲート電圧を生成する定電圧回路12は必要ではない。

このように、実施例1では、二段増幅された出力信号で出力制御用MOSトランジスタM30を制御するボルテージレギュレータ回路において、二段目増幅回路22の定電流回路を形成しているトランジスタM20にトランジスタM21をカスコード接続しているため、カスコード接続したトランジスタM21のゲート電圧を制御することにより、定電流回路に印加される電圧を制御することができ、その結果として、出力電圧の入力電圧依存性を制御することができる。

（実施例2)
図３は、本発明の実施例2に係るボルテージレギュレータの構成図である。
図３では、前述のように、トランジスタM21のゲート電圧は厳密に一定電圧である必要はないため、図２に示す定電圧回路12は不要となり、差動増幅回路21を構成するトランジスタM202,M203のソース電位をV2として印加している。
このように、本実施例では、ボルテージレギュレータ回路を構成する中で発生する安定した電圧V2を、トランジスタM21のゲート電圧としている。

このように、実施例2では、差動増幅回路21の出力信号で出力制御用MOSトランジスタM30を制御するボルテージレギュレータ回路において、差動増幅回路21の入力トランジスタM202,M203にさらにトランジスタM21をカスコード接続しているため、カスコード接続したトランジスタM21のソース／ドレイン間に印加される電圧を制御することができ、その結果として、出力電圧の入力電圧依存性を制御することができる。

（実施例3）
図４は、本発明の実施例3に係るボルテージレギュレータの構成図である。
図４は、差動増幅回路21で出力電圧制御用トランジスタM30を制御しているボルテージレギュレータである。一段目増幅器の入力トランジスタM202,M203がそれぞれトランジスタM206,M207とカスコード接続されている。M206,M207のゲートに一定電圧V4を印加すればトランジスタM202,M203のドレイン電圧は入力電圧によらずほぼV4-Vth206, V4-Vth207で一定となる。したがって、差動増幅回路21の増幅率は入力電圧に依らず一定となり、ボルテージレギュレータ出力電圧の入力電圧依存性は小さくなる。

このように、実施例3では、出力制御用MOSトランジスタM30を制御するボルテージレギュレータにおいて、差動増幅回路21の入力トランジスタM202,M203に、さらにトランジスタM206,M207をカスコード接続しているため、カスコード接続したトランジスタM202,M203のソース／ドレイン間に印加される電圧を定電圧化することができ、その結果として、出力電圧の入力電圧依存性を小さくすることができる。

本発明の実施例1に係るボルテージレギュレータ回路の構成図である。図１のさらに詳細なボルテージレギュレータ回路の回路構成図である。本発明の実施例2に係るボルテージレギュレータ回路の構成図である。本発明の実施例3に係るボルテージレギュレータ回路の構成図である。従来のボルテージレギュレータ回路の一例を示す構成図である。従来のボルテージレギュレータ回路の別の例を示す構成図である。

符号の説明

11 基準電圧回路
12 定電圧回路
21 差動増幅回路
22 二段目増幅回路
23 二段目増幅回路
M10 二段目増幅回路のトランジスタ
M20 二段目増幅回路の定電流回路を構成するトランジスタ
M21 二段目増幅回路のカスコード接続されたトランジスタ
M30 出力制御用トランジスタ
M102 ダイオードを構成するトランジスタ
M103 トランジスタ
M104 定電流回路を構成するトランジスタ
M201 差動増幅回路を構成するトランジスタ
M202 差動増幅回路を構成するトランジスタ
M203 差動増幅回路を構成するトランジスタ
M204 差動増幅回路を構成するトランジスタ
M205 差動増幅回路を構成するトランジスタ
M206 カスコード接続されたトランジスタ
M207 カスコード接続されたトランジスタ
R1 出力電圧分割抵抗
R2 出力電圧分割抵抗

Claims

出力制御用MOSトランジスタのゲートに二段目増幅回路の出力が接続されたボルテージレギュレータにおいて、
該二段目増幅回路の定電流回路にカスコード接続されたトランジスタを設けることを特徴とするボルテージレギュレータ回路。
請求項１記載のボルテージレギュレータ回路において、
前記カスコード接続されたトランジスタにゲートとソース間電圧またはゲートと基板間電圧が一定電圧となるようにゲート電圧が印加されている増幅回路を二段目増幅回路として用いたことを特徴とするボルテージレギュレータ回路。
出力制御用MOSトランジスタのゲートに差動増幅回路の出力が接続されたボルテージレギュレータにおいて、
該差動増幅回路の入力トランジスタにカスコード接続されたトランジスタを設けることを特徴とするボルテージレギュレータ回路。
請求項３記載のボルテージレギュレータ回路において、
前記カスコード接続されたトランジスタはゲートとソース間電圧またはゲートと基板間電圧が一定電圧となるようにゲート電圧が印加されていることを特徴とするボルテージレギュレータ回路。