JP2005333736A - 過電流防止回路 - Google Patents
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Abstract
【解決手段】 本発明の過電流防止回路は、負荷回路112に過電流が流れたことを検出する過電流検出手段122と、電源電圧を変化させて負荷回路112に供給する電圧制御手段121とを備え、過電流検出手段122は、正常動作時に負荷回路112に供給される電圧に対する過電流発生時の電圧降下を検出し、電圧制御手段121は、該電圧降下に基づいて負荷回路112に流れる過電流を制御する。
【選択図】 図1
Description
以下、本発明の第1の実施形態における過電流防止回路について、図面を参照しながら説明する。
以下、本発明の第1の実施形態の変形例における過電流防止回路について、図面を参照して説明する。
以下、本発明の第2の実施形態における過電流防止回路について、図面を参照しながら説明する。
102 第1の非反転型アンプ
102a 第1の増幅器
102b 第1の帰還回路
103 第2の非反転型アンプ
103a 第2の増幅器
103b 第2の帰還回路
105 定電流源
111 電流出力端子
112 負荷回路
121 電圧制御手段
121a 電圧可変回路
121b 電圧比較回路
122 過電流検出手段
122a 過電流検出回路
123 出力用PNPトランジスタ
123a デュアルゲートPMOSFET
150 インピーダンス固定用抵抗素子
200 電圧入力端子
210 外部制御端子
Q1 第1のNPNトランジスタ
Q2 第2のNPNトランジスタ
Q3 第1のPNPトランジスタ
Q4 第2のPNPトランジスタ
G1 第1のゲート
G2 第2のゲート
Claims (8)
- 負荷回路に過電流が流れたことを検出する過電流検出手段と、
電源電圧をレベル変換し、一定の出力電圧として前記負荷回路に供給する電圧制御手段とを備え、
前記過電流検出手段は、過電流発生時に前記出力電圧に生じる電圧降下を検出し、
前記電圧制御手段は、前記電圧降下に基づいて前記負荷回路に供給する電流を抑制することを特徴とする過電流防止回路。 - 前記電圧制御手段は、
入力された前記電源電圧をレベル変換し、一定の出力電圧として前記負荷回路に供給する電圧可変回路と、
前記過電流検出手段において前記出力電圧と比較するための基準電圧を供給する電圧比較回路とを備えることを特徴とする請求項1に記載の過電流防止回路。 - 前記電圧可変回路は、
第1の帰還回路を有する第1の非反転型アンプと、
前記負荷回路に電流を供給することによって発生する前記電源電圧の低下を軽減するための高電流駆動回路とを備えることを特徴とする請求項2に記載の過電流防止回路。 - 前記電圧比較回路は、
第2の帰還回路を有する第2の非反転型アンプを備え、
前記電圧可変回路に対する入力と共通の電源電圧をレベル変換し、一定の基準電圧として前記過電流検出手段に供給することを特徴とする請求項2に記載の過電流防止回路。 - 前記電圧可変回路は、
第1の帰還回路を有する第1の非反転型アンプと、
前記負荷回路に電流を供給することによって発生する前記電源電圧の低下を軽減するための高電流駆動回路とを備え、
前記電圧比較回路は、
第2の帰還回路を有する第2の非反転型アンプを備え、
前記電圧可変回路に対する入力と共通の電源電圧をレベル変換し、一定の基準電圧として前記過電流検出手段に供給し、
前記第1の帰還回路の帰還係数は前記第2の帰還回路の帰還係数よりも大きいことを特徴とする請求項2に記載の過電流防止回路。 - 前記過電流検出手段は、
前記出力電圧がベースに供給される第1のNPNトランジスタと、
前記基準電圧がベースに供給される第2のNPNトランジスタと、
前記第1のNPNトランジスタにバイアスを供給する第1のPNPトランジスタと、
前記第2のNPNトランジスタにバイアスを供給する第2のPNPトランジスタと、
前記第1のPNPトランジスタ及び前記第2のPNPトランジスタを駆動する定電流源と、
前記高電流駆動回路を制御する出力用PNPトランジスタとを備え、
前記第1のNPNトランジスタ及び前記第2のNPNトランジスタが、前記出力電圧と前記基準電圧との電位差によって制御される差動対を形成し、
前記差動対の動作によって前記出力用PNPトランジスタが制御されていることを特徴とする請求項3又は5に記載の過電流防止回路。 - 前記出力用PNPトランジスタに代えてデュアルゲートPMOSFETを備え、
前記デュアルゲートPMOSFETの第1のゲートは前記第2のNPNトランジスタのコレクタに接続され、
前記デュアルゲートPMOSFETの第2のゲートは外部信号によって制御されることを特徴とする請求項6に記載の過電流防止回路。 - 前記第2の非反転型アンプは第3のPNPトランジスタによって構成されており、
前記第3のPNPトランジスタのベースは前記電圧可変回路の入力と共通接続され、
前記第3のPNPトランジスタのエミッタは前記第2のNPNトランジスタのベース及び前記定電流原に接続されていることを特徴とする請求項6に記載の過電流防止回路。
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